2013版实验指导书.docVIP

目 录 实验一、QUARTUS II的基本应用及简单组合逻辑设计 1 实验二、计数器设计 3 实验三、跑马灯控制电路设计 6 实验四、8位乘法器的实现 8 实验五、数字钟的设计 10 实验六、8人抢答器设计 12 跑马灯控制电路设计  实验一、QUARTUS II的基本应用及简单组合逻辑设计 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208或者芯片为EP1K30TC144)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V； EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。 二、实验目的 1、熟悉Quartus II的菜单、元件库、功能模块及基本应用操作； 2、熟悉Quartus II的Verilog HDL文本方式及原理图方式设计实现流程。 3、学习使用JTAG接口下载逻辑电路到可编程逻辑器件并能调试到正常工作。 4、熟悉数字电路集成设计的过程。 三、实验内容 1、用Verilog HDL文本方式设计带使能控制的3-8译码器； 三、实验原理 1、3-8译码器： 译码器是把输入的数码解出其对应的数码，译码器有N个二进制选择线，那么最多可译码转换成2N个数据。当一个译码器有N条输入线及M条输出线时，则称为N×M的译码器。3×8译码器是依此而来。3×8译码器真值表如下表所示： A2A1A0 Y7Y6Y5Y4Y3Y2Y1Y0 000 001 010 011 100 101 110 111 四、实验步骤 新建设计文件夹（不可用中文）-》新建设计文件-》输入设计项目（原理图/Verilog HDL文本代码）-》存盘（注意原理图/文本取名）-》将设计项目设置成Project-》选择目标器件-》启动编译-》建立仿真波形文件-》仿真测试和波形分析-》引脚锁定并编译-》编程下载/配置-》硬件测试 五、 硬件测试说明 1、把译码器的输入接到拨码开关，使能控制端接按键，输出端接8个LED灯，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证3×8译码器的工作状态。通过按键按下/释放观测使能控制端对输出的影响。 （引脚锁定可参考：独立扩展板为EP1K10_30_50_100QC208，A0、A1、A2：锁定为独立扩展下载板上第53、47、46脚，内部已连接，无需连线，对应拨码开关SW8、SW7、SW6。Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7：锁定为独立扩展下载板上的第12、13、14、15、17、18、19、24脚，内部已连接至“红色信号指示灯L1-8”的“L1~L8”。EN：为使能输入信号脚，定义在独立扩展下载板上第68脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F12~F9中任意一个引线插孔，即高电平有效。 若独立扩展板为EP1K10_30_50_50TC144，A0、A1、A2：锁定为独立扩展下载板上第46、44、43脚，内部已连接，无需连线，对应拨码开关SW8、SW7、SW6。Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7：锁定为独立扩展下载板上的第13、14、17、18、19、20、21、22脚） 六、实验要求 1.认真阅读实验任务书，明确实验内容； 2.按步骤进行设计输入、检查及引脚的锁定； 3.正确连接硬件电路，验证设计的正确性。 4.分析实验结果，书写实验报告。 附录1：波形分析举例 输入信号： EN：使能信号高电平下工作，通过多功能复位按键F9～F12中任意一键来控制。 A2、A1、A0：三个数字状态输入端口，决定八个状态输出情况，由8位数字开关组SW6、SW7、SW8分别对应A2、A1、A0来实现对Y0至Y7的译码输出。 输出信号： Y0～Y7：8个状态输出，输出点亮红色指示灯组L1～L8。 波形结果分析： 当A2、A1、A0对应于：“100”时，Y（八位）输出，当输入信号跳变为“000”时Y（八位）输出。满足设计要求。 实验二、计数器设计 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208) 或者(芯片为EP1K30TC144)。EDAPRO/240H实验仪主板的V