仁爱verilog第四讲高级建模技术.pptVIP

第四章 高级建模技术 天津大学电子科学与技术系 史再峰 shizaifeng@tju.edu.cn 4.1 结构建模 模块实例化语句 一个模块能够在另外一个模块中被引用，这样就建立了描述的层次。 模块实例语句形式如下： module_name instance_name(port_associations) ; 信号端口可以通过位置或名称关联；但是关联方式不能够混合使用。 位置关联：按顺序写出各个信号，则根据顺序对应 名称关联： .port_name(signal_name)….. 结构建模举例：一个半加器模块 使用两个半加器模块构造的全加器 使用不同端口表达式形式的模块实例化 Micro M1 (UdIn[3:0], {WrN, RdN}, Status[0], Status[1] , UdOut [0:7], TxData) ; 这个实例语句表示端口表达式可以是： 标识符（TxData） 位选择（ Status[ 0 ]） 部分位选择（UdIn[3 : 0]） 合并（ {WrN, RdN}） 一个表达式（UdOut[ 0:7 ]）； 表达式只能够连接到输入端口。 举例说明数据类型的选择 module top; wire y; reg a, b; DUT u1(y, a, b); initial begin a = 0; b = 0; #10 a =1; …. end endmodule 悬空端口 在结构建模的模块实例化语句中，悬空端口可通过将端口表达式表示为空白来指定为悬空端口。 DFF d1 ( .Q(QS), .Qbar(), .Data( D ) , .Preset(), .Clock(CK)); //名称对应方式。 DFF d2 (QS, ,D, ,CK) ; / /位置对应方式。 / /输出端口Qbar悬空。 / /输入端口Preset打开，其值设定为z。 在这两个实例语句中，端口Qbar和Preset悬空。 模块的输入端悬空，值为高阻态z。模块的输出端口悬空，表示该输出端口废弃不用。 不同的端口长度 module Child (Pba,Ppy); input [5:0] Pba; output [2:0] Ppy; ... endmodule 结构建模：模块的测试举例 module testbench; reg a, b, sel; wire out; //引用多路器实例 mux2 u1(out, a, b, sel); //加入激励信号 initial begin a=0; b=1; sel=0; #10; b=0; #10 b=1; sel=1; 层次路径名 Verilog HDl中的标识符具有一个唯一的层次路径名。层次路径名通过由句点（.）隔开的名字组成。新层次由以下定义： 模块实例化 任务定义 函数定义 命名程序块 任何标识符的全称路径名由顶层模块（不被任何其它模块实例化的模块）开始。路径名可在描述的任何层次使用 这些层次名允许自由访问层次结构中任一层次的任一数据项。数据不仅可读，而且可以通过路径名更新任何层次中的数据项的值。 层次路径名举例 Top.C1.Art Top.Proc.Art Top.Proc.BLB.Ar t Top.Proc.BLA.Dot Top.Proc.BLB.Cit Top.Sbus 课堂练习用1位全加器构成四位全加器 答案 4.2 有限状态机 有限状态机(FSM) 有限状态机是指输出向量不仅依赖于当前输入向量,也依赖于过去输入向量序列的电路 一个有限状态机电路由寄存器逻辑(时序逻辑)和组合逻辑组成, 时序逻辑是由同一时钟控制的一组触发器,用来存储当前状态向量 组合逻辑一般分为状态译码器和输出译码器,其中状态译码器用于确定状态机的下一个状态,输出译码器用于产生状态机的输出向量 有时,也用寄存器逻辑来产生输出向量 目录 J-K触发器 时序逻辑电路结构 目录 有限状态机的分类 Moore FSM（摩尔有限状态机） 特点：Moore FSM的输出只与当前状态有关 Moore FSM的描述方法：采用一个沿触发的always语句及case语句。 Mealy FSM（米里有限状态机） 特点：Mealy FSM的输出与当前状态和输入有关。 其中Mealy有限状态机又可分为同步Mealy状态机和异步Mealy状态机 Moore FSM 的描述方法 一个always块的FSM module FSM(CLK,Reset,State,Ready); input CLK; input