[2018年必威体育精装版整理]08强化班教案8(计数器).ppt

计算机结构与逻辑设计 强化班08级 错误情况 未当成一个8 位寄存器处理，较繁。 将反馈网络看错了。 最多的问题：对时序的概念不清楚，未考虑竞争问题——某状态时反馈的结果不是立刻反映在本状态中，而是对下一个状态发生影响。如： 错误情况 外输入: X ; 外输出: Z; 内输入(状态): Q2,Q1; 内输出(激励): D2,D1 一、列方程 状态卡诺图的优点 充分利用卡诺图填图的技巧，省去逐行计算的过程，节约时间，便于检查。 条件：对卡诺图填图熟练 同步时序电路中，通常是每个时钟周期一个状态，由电路的当前输入和当前的状态确定下一个周期的状态。 输出指的是电路的当前输出，而不是下一个周期的输出 对某些类型的时序逻辑电路，其输出在一个时钟周期中是可以多次变化的。 时序逻辑电路的类型 按状态更新方式分 脉冲型——同步——各触发器同一时钟 异步——各触发器时钟不同 电平型——靠反馈线记忆信息 按输出方式分 米里型——输出与外输入有关 摩尔型——输出只与状态有关 有人就将Q定义为Q 有人状态图做得不对 有1人只作了2个状态 有1人只标了输出未标输入 有多人只标输入未标输出 有数人做了8个状态 作状态图的要领 一般要有2n个状态（n是触发器的个数）。 每个状态应有2k条向外的迁移线（k是外输入的个数。 一，复习题 计数器的功能与特点是什么？ 为什么说计数器是一个状态环？ 计数器的4个定语是什么？怎样理解？ 写出同步模5递减计数器的状态图 100 100 读74LS193的功能表 读逻辑符号,写出其状态图 读VHDL语言 CO =‘1’ WHEN count = 15 AND CI = ‘1’ ELSE CO = ‘0’; IF N_CR = ‘0’ THEN count = ‘0000’; ELSIF edge rising (c) THEN IF N_LD = ‘0’ THEN count = D; ELSIF ( EN = ‘1’ AND CI = ‘1’ ) THEN count = count + 1; ELSIF count = count; END IF; END IF; 集成计数器同步级联的要点是什么? 按下图连接的电路在测试时发现其状态变化规律为: 00—01—02—03—04—05—06—07—08—19—10—11—12—13—14—15—16—17—18—29—20……请分析其原因，并给以纠正。 画出用74LS160设计的模5计数器的逻辑图。 1.用反馈清 0 法 2.用反馈置数法 何谓状态等价?判别等价状态有何用途? 何谓状态编码?状态编码有何意义? 用MSI集成电路设计时序逻辑电路的原则是什么? 举例 设计一个序列信号发生器，产生连续序列01011 计数器方法 设计思想 设计一个状态循环（计数器），使其每个状态的外输出符合序列要求 设计过程 设计是分析的逆过程 传统做法（SSI）——画状态图（经状态简化、状态编码）——状态转换真值表——逻辑方程——电路图 MSI区别在第三步为求出输出的标准表达式——选择器件——电路图 SSI方法 MSI方法 用集成计数器实现模5计数器，用门电路或用集成译码器加与非门实现序列输出。 移位寄存器方法 设计思想 序列本身就是一个循环移位的过程, 例如可以用一个5位的移位寄存器做成一个环形计数器就，赋以初值,即可实现。（从任一触发器输出） 设计过程相同，只是状态表的列法不同 3）验证自启动性能 如不能自启动怎么办？ 例扭环计数器的状态图为： 0000 1000 1100 1110 0001 0011 0111 1111 0010 1001 0100 1010 0101 1011 0110 1101 自学内容 自学范围—— 第四章 § 4.1~ § 4.4 重点: § 4.1, § 4.2.1—§ 4.2.3 § 4.3.1 § 4.4.1—§ 4.4.2 自学内容(思考题) § 4.1 基本运算电路的设计方法与电路实现 正规方法 其他思路 P.163全加器电路从何得到？ 多位加法器的构成原理 从上述讨论中可对设计方法得出什么结论？　 将多位加法器的超前进位方法与前面关于计数器快速进位