[理学]计算机组成原理第三章习题课.pptVIP

解：CPU地址总线A15-A0,共16根地址线，地址码: ROM : 0000 0000 0000 0000—0001 1111 1111 1111 RAM1: 0010 0000 0000 0000—0011 1111 1111 1111 RAM2: 0100 0000 0000 0000—0101 1111 1111 1111 最高1位A15空闲，A14、A13状态如下： 00：ROM 01：RAM1 10：RAM2 （2） 画出ROM与RAM同CPU连接图。 （2） 画出ROM与RAM同CPU连接图。 ROM RAM1 RAM2 RAM3 RAM4 芯片有CS和WE控制端， CPU地址总线A15-A0 ，数据总线为D15-D0 ，控制信号为R / W（读 / 写），MREQ RAM：8K×8位—16K×16位 RAM11 RAM12 RAM21 RAM22 位扩展 RAM1:8K×16位 位扩展 RAM2:8K×16位 字扩展 8K扩展为16K A13 A14 D15－D8 D15－D8 D7－D0 D7－D0 A12－A0 A12－A0 A12－A0 D15－D0 CS CS CS CS A15 8K×8 8K×8 RAM+ROM RAM11 RAM12 RAM21 RAM22 A13 A14 D15－D8 D15－D8 D7－D0 D7－D0 A12－A0 A12－A0 A12－A0 D15－D0 CS CS CS CS A15 ROM CS D15－D0 A12－A0 MREQ R/W 00 01 10 * 8、设存储器容量为64M，字长64位，模块数m=8，分别用顺序方式和交叉方式进行组织。存储周期T=100ns，总线传送周期=50ns。问顺序存储器和交叉存储器的带宽各是多少? 解：顺序存储器和交叉存储器连续读出m=8个字的信息总量都是： q=64b×8=512b 顺序存储器和交叉存储器连续读出8个字所需的时间分别是： t1=mT=8×100ns=8×10-7s t2=T+(m-1)t=100ns+7×50ns=450ns=4.5×10-7s 顺序存储器和交叉存储器的带宽分别是： W1=q/t1=512b÷(8×10-7)s=64×107b/s W2=q/t2=512b÷(4.5×10-7)s=113.8×107b/s * 解：h=Nc/（Nc+Nm）=2420/(2420+80)=0.968 1、 r=tm/tc=240ns/40ns=6 e=1/(r+(1-r)h)=1/(6+(1-6)×0.968)=86.2% ta=tc/e=40ns/0.862=46.4ns 2、ta=htc+(1-h) tm = 0.968×40ns+0.032×240ns=46.4ns e= tc/ta=40ns/46.4ns =86.2% 9：CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存取周期为40ns，主存存取周期为240ns，求cache/主存系统的效率和平均访问时间。 作业 CH.4：125页, 4、5、6 CH.5：181页，2、10 要求： 字迹整齐，页面整洁 习题答案仅供参考 第三章习题 重点：存储器扩展 P.101 存储器扩展 关键步骤：分析扩展前后总线数量的变化 数据线增加：字长扩展 地址线增加：存储容量扩展 一定需要片选CS！！！ 片选：芯片选择（ Chip select） * 1、字长位数扩展 增加数据线 连接方式：三组信号线中， 地址线和控制线共用 数据线单独分开连接。 RAM：1K×4位—1K×8位 RAM1 1K×4 RAM2 1K×4 D3－D0 A9－A0 A9－A0 D7－D0 CS CS D7－D4 CS A9－A0 * 2、字存储容量扩展 增加地址线，使得存储器单元数增加 连接方式：三组信号线中 地址总线和数据总线公用 多余的地址线用来片选 RAM：1K×4位—2K×8位 RAM1 1K×8 RAM3 1K×4 A10 D7－D0 A9－A0 A9－A0 A9－A0 D7－D0 CS CS D7－D0 * 3、字长、容量同时扩展 连接方式：三组信号线中 单元之内：字长扩展 字长扩展：芯片的控制线公用（包括片选CS和读写R/W ） 单元之间：字数扩展 字数扩展：片选CS由地址总线的高位段译码来决定。 1、20位地址，32位字长 （1）多少信息存储量？ 20位地址：说明有220个存储单元，即1M 32位字长：说明每个存储单元有32个bit 一共： 220 ×32 bit ＝ (220 ×32 )/8B ＝ 220 ×4B ＝4MB