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[工学]集成电路
9 用Verilog HDL建模进行TOP-DOWN设计实例 下面是一个用Verilog HDL建模来设计一个用于教学、经简化只有8条指令、字长为一字节的RSIC中央处理单元（CPU）的顶层设计。 RSIC—CPU的基本部件由9部分组成：累加器、算术运算单元、数据控制器、动态存储器、指令寄存器、状态控制器、程序计数器、地址多路器和时钟发生器。 1、累加器用寄存器 `timescale 1ns/1ns module register(r, clk, data, ena, rst); output[7:0] r; input[7:0] data; input clk, ena, rst; wire load; and a1(load, clk, ena); DFF d7(r[7],,load,data[7],rst); DFF d6(r[6],,load,data[6],rst); DFF d5(r[5],,load,data[5],rst); DFF d4(r[4],,load,data[4],rst); DFF d3(r[3],,load,data[3],rst); DFF d2(r[2],,load,data[2],rst); 2、RISC算术运算单元 `timescale 1ns/100ps module riscalu(alu_out,zero,opcode,data,accum,clock); output [7:0] alu_out; reg [7:0] alu_out; output zero; input [2:0] opcode; input [7:0] data, accum; input clock; `define Zdly 1.2 `define ALUdly 3.5 wire #`Zdly zero=(!accum); //即zero=1`b1 if accum==0, else zero =1`b0 always @(negedge clock) begin case (opcode) 3’b000: #`ALUdly alu_out=accum; //pass accum 3’b001: #`ALUdly alu_out=accum; //pass accum 3’b010: #`ALUdly alu_out=data+accum; //add 3’b011: #`ALUdly alu_out= dataaccum; //and 3’b100: #`ALUdly alu_out= data^accum; //xor 3’b101: #`ALUdly alu_out= data; //pass data 3’b110: #`ALUdly alu_out= accum; // pass accum 3’b111: #`ALUdly alu_out= accum; // pass accum default : begin 3、数据控制器 4、动态存储器 `timescale 1ns/1ns module mem(data,addr,read,write); input [7:0] data; input [7:0] addr; input read, write; reg [7:0] memory[0:’h1f]; wire [7:0] data =(read ? memory[addr] :
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