[工学]EDA技术实用教程4.pptVIP

简单组合电路的VHDL描述 多路选择器 实体（ENTITY） 结构体（ARCHITECTURE） 信号传输(赋值)符号和数据比较符号 WHEN_ELSE条件信号赋值语句 逻辑操作符 IF_THEN条件语句 PROCESS进程语句 设计库（LIBRARY） 程序包的使用（USE） STD_LOGIC STD_LOGIC的综合器支持 上升沿检测 寄存器描述及其VHDL语言现象 设计库（LIBRARY） 程序包的使用（USE） STD_LOGIC STD_LOGIC的综合器支持 上升沿检测 比较用5种不同语句的D触发器VHDL程序 信号（SIGNAL） 进程（PROCESS） 含有层次结构的VHDL描述 以下通过一个全加器的设计流程，介绍含有层次结构的VHDL程序，其中包含两个重要的语句，元件调用声明语句和元件例化语句。 全加器描述 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder IS PORT (ain,bin,cin : IN STD_LOGIC; cout,sum : OUT STD_LOGIC ); END ENTITY adder; ARCHITECTURE RTL OF adder IS SIGNAL ADDO : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN ADDO= ‘0’AIN+ BIN +CIN; SUM=ADDO(0);COUT=ADDO(1); END ARCHITECTURE RTL; 计数器设计 【例3-20】 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ; END bhv; 4位加法计数器 注意：表面上BUFFER具有双向端口INOUT的功能，但实际上其输入功能是不完整的，它只能将自己输出的信号再反馈回来，并不含有IN的功能。 建议：不使用Buffer 整数类型 整数常量的书写方式示例如下： 1 十进制整数 0 十进制整数 35 十进制整数 10E3 十进制整数，等于十进制整数1000 16#D9# 十六进制整数，等于十六进制整数D9H 8#720# 八进制整数，等于八进制整数720O 2 二进制整数，等于二进制整 自然数类型NATURAL 正整数类型POSITIVE 与BIT、BIT_VECTOR一样，数据类型INTEGER、NATURAL和POSITIVE都定义在VHDL标准程序包STANDARD中。由于是默认打开的，所以在例3-20中，没有以显式打开STD库和程序包STANDARD。 计数器设计的另一种表述 【例3-21】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; END PROCESS ; Q = Q1 ; END bhv; 4位加法计数器工作时序 一般加法计数器设计 【】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL