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* 全国大学生电子设计竞赛----FPGA培训 * Clocked Process Nonblocking assignments (=) are used for clocked processes * 全国大学生电子设计竞赛----FPGA培训 * Function * 全国大学生电子设计竞赛----FPGA培训 * Function- Multiplier * 全国大学生电子设计竞赛----FPGA培训 * ispLEVER设计流程图 * 全国大学生电子设计竞赛----FPGA培训 * System Stimulation * 全国大学生电子设计竞赛----FPGA培训 * 实例： * 全国大学生电子设计竞赛----FPGA培训 * Design Block module counter( clk,clr,f,d,q ); input clk; input clr; input [1:0]f; input [7:0]d; output [7:0]q; wire clk; wire clr; wire [1:0]f; wire [7:0]d; reg [7:0]q; always@(posedge clk or posedge clr) begin if(clr) q=8h00; else case(f) 2b00: q=d; //loads the counter 2b01: q=q+1; //counts up 2b10: q=q-1; //counts down 2b11: q=q; endcase end endmodule * 全国大学生电子设计竞赛----FPGA培训 * Stimulus Block `timescale 100ps/1ps module tb; //input reg clk; reg clr; reg [1:0]f; reg [7:0]d; //output wire [7:0]q; counter tb ( .clk(clk), .clr(clr), .f(f), .d(d), .q(q) ); initial begin clk = 0; forever #1 clk = ~clk; end initial begin clr = 1; d = 8h00; f = 2b00; #10 f = 2b10; #10 f = 2b01; #10 clr = 0; #512 f = 2b11; #10 f = 2b10; #512 f = 2b11; end endmodule * 全国大学生电子设计竞赛----FPGA培训 * 数字时钟 自制版上按钮按下、蜂鸣器鸣叫。 四个数码管初始数值显示“0、0、0、0”。 设定自制版从左至右，数码管名称4、3、2、1。 数码管1、2显示分钟，数值显示“0”~“60”； 数码管3、4显示小时，数值显示“0”~“24”； 数码管3上的点表示秒闪； 设定其中一个按钮为k1,按下分钟当前显示值加一。 设定另外一个按钮为k2,按下小时当前显示值加一。 * 全国大学生电子设计竞赛----FPGA培训 * Top图： 详见参考程序 * 全国大学生电子设计竞赛----FPGA培训 * * 全国大学生电子设计竞赛----FPGA培训 * 参考资料目录： Verilog编程规范.pdf Verilog HDL硬件描述语言.pdf ispLEVER使用指南(FPGA部分).pdf ISPMACRO.PDF XP2管脚定义.doc Verilog HDL语言编程模板.doc FPGA电路板图 * 全国大学生电子设计竞赛----FPGA培训 * 参考资料目录： 时钟程序部分参考.doc LatticeXP2 Family Handbook.pdf XP2-5 - 144-TQFP.pdf 全国大学生电子设计竞赛----FPGA培训 全国大学生电子设计竞赛----FPGA培训 * 全国大学生电子设计竞赛----FPGA培训 * FPGA培训 * 全国大学生电子设计竞赛----FPGA培训 * 第一讲内容 ?? 可编程逻辑器件概述 ?? ispXP2芯片介绍 ?? FPGA与CPLD的比较 ?? Vrilog HDL编程语言 ?? 编程实例 ?? ispLEVER7.0开发环境 作业：数字时钟 * 全国大学生电子设计竞赛--