2016EDAVerilog04简单数字电路设计.pptVIP

* * * * * * * * * 4.3 常用时序逻辑电路 JK触发器 module SY_JK_FF ( J, K, CLK, Q, QB );　　input J, K, CLK;　　output Q, QB ;　　reg Q;　　assign QB = ~Q; 　　always @( posedge CLK ) 　　　　case ({ J , K }) 　　　　　　0:Q = Q; 　　　　　　1:Q = 0; 　　　　　　2:Q = 1; 　　　　　　3:Q = ~Q; 　　　　endcaseendmodule Qn JK 0 1 00 01 11 10 1 1 1 0 1 0 0 0 * 4.3 常用时序逻辑电路 寄存器 module REG4 ( CLR, D, CLK, Q ); 　　input CLR, CLK; 　　input [3:0] D; 　　output [3:0] Q; 　　reg [3:0] Q; 　　always @( posedge CLK or negedge CLR ) 　　　　Q = ( !CLR )? 0: D; endmodule * 4.3 常用时序逻辑电路 移位寄存器 module shifter_1( IN, CLK, CLR, Q); input IN, CLK, CLR; output [3:0] Q; reg [3:0] Q; always @(posedge CLK) begin if(CLR) //同步清零 Q = 4‘h0; else begin Q = Q1;//左移一位 Q[0] = in; //把输入信号放入寄存器的最低位 end end ?endmodule * 4.3 常用时序逻辑电路 移位寄存器 module shifter_2 ( CLR, IN, CLK, Q );　　input CLR, CLK, IN; 　　output [3:0] Q; 　　reg [3:0] Q; 　　always @( posedge CLK or negedge CLR )　　　　Q = ( ! CLR )? 0: {Q,IN}; endmodule * * 第五讲、复杂数字电路设计 复杂逻辑电路，数据流动与控制， 阻塞与非阻塞… 风格与硬件实现… 预告 * 联系方法 何锋 robinleo@buaa.edu.cn 联系方法 010新主楼 F710 202教研室——航空电子与总线通信实验室 Avionics and Bus Communications Laboratory (ABC Lab) * 小测试 设计一个带优先级控制的8-3优先编码器 x x x x x x x x x x x x x x x x x x x x x x x x x x x x 无关项 * * * * * * * flop是以前自行定义的触发器 实际上对于modelSim，即使不写最后一个“,”也是可以编译的。 * * * * * * 组合逻辑电路 2014年5月23日讲到此 * 实际上这里的组合逻辑是并行的。有的时候不一定代码书写最少实现起来越简单。 * * * * * * * * * * * 北航· 电子信息工程学院 Verilog设计 北航· 电子信息工程学院 Verilog设计 北航· 电子信息工程学院 Verilog设计 北航· 电子信息工程学院 * 电子电路设计训练数字部分（Verilog） 第四讲、简单数字电路设计 * 4.1 门级电路 一个逻辑电路是由许多逻辑门和开关所组成，因此用逻辑门的模型来描述逻辑电路结构是最直观的。Verilog提供了一些描述门类型的关键字，可以用于门级结构建模。 Verilog基本元件模型共有26种，其中14种为基本门级元件，12种为开关级元件， * 4.1 门级电路 门级电路列表 多输入门 and(与门) nand(与非门) or (或门) nor (或非门) xor(异或门) xnor (异或非门，同或门) 多输出门 buf (缓冲器) not(非门) 三态门 （如果不被使能， 则输出“z”） bufif0 (低电平使能缓冲器)bufif1 (高电平使能缓冲器) notif0 (低电平使能非门) notif1 (高电平使能非