2016EDAVerilog06有限状态机updated.pptVIP

* * * * StopToClear和Clear就好像是一个“宏状态” ClearToIdle和Idle就好像是一个“宏状态” * * 如果想改过来，可以是 If ( !Reset state != Clear ) K1 = 0 * * * * * * * * * * * * * * * * * * * 讨论 交通灯例子改进 在行人通行的state3中，考虑到一次通行行人较多的情况，在本状态中，如果有行人继续按压行人请求按钮，则自动增加人行绿灯30s的时间（最多增加一次），请根据改进逻辑进行状态机修改。 state3: //汽车等待，行人通行，时间30秒 begin if(count6d0) begin count=count-1; end else begin states=state4; count=6d3; end end 注意：行人通行请求信号为电平信号，有行人按压时，则其信号一直为高电平，在状态机改造中注意行人一直按压的情况。 * 思考 找茬儿——设计中的不足 状态的命名 是否真正抓住需求的本质 * 第七讲、Top-Down与综合 Top-Down设计思路，设计模式综合与扩展… 预告 * 联系方法 何锋 robinleo@buaa.edu.cn 010新主楼 F710 202教研室——航空电子与总线通信实验室 Avionics and Bus Communications Laboratory (ABC Lab) * * * * 第4点说得有点模糊不清 * * * * * * * * * Q = current state ; Qn+1 = next state 三段式中，第一段比较trivial 关于第三段——常规的数字电路同步时序逻辑设计中，输出时对 现状态 和 输入 译码；这里仿佛与数字电路的设计有点不同 （真相）三段式号称“避免输出组合逻辑出现毛刺”，实际上并不是从电路本身克服译码的竞争冒险，而是相当于把输出又用D-FF缓存了一个时钟周期！ 状态机里面实际上有两个存储历史状态的寄存器，一个是所谓的current state，一个是next state，随着时钟周期移位交换 * * * * * * 思考：为什么 相当于：用一串移位寄存器存贮状态 相当于自启动 * 注意，一定要有 state or A，而不能仅仅是 A * * * * 不建议把nextstate设置为xx，没法综合 * 1。题设应该明确，上述状态图不全，也无法从应用看出其应有的输出与状态Clear、Idle的关系； 2。当状态图补全后，增加译码 其实有个错误 ！Reset | ！A / K2=0， K1=1 ，但程序中有问题，可能是理解为 ! Reset 一条弧， ！A / K2=0， K1=1 另一条弧 * * 有限状态机的Verilog HDL描述：二段式 之二（续） 好处：专心致志 输入+原态?次态 没Reset捣乱 //------ 产生下一状态的组合逻辑 always @( state or A ) case (state) Idle: if ( A ) nextstate = Start; else nextstate = Idle; Start: if ( !A ) nextstate = Stop; else nextstate = Start; Stop: if ( A ) nextstate = Clear; else nextstate = Stop; Clear: if (!A ) nextstate = Idle; else nextstate = Clear; default: nextstate =Idle; endcase * 有限状态机的Verilog HDL描述：二段式 之二（续） //---- 产生输出K1的组合逻辑 always @ ( state or Reset or A ) if ( !Reset ) K1 = 0; else if ( state == Clear !A ) // 从Clear 转向 Idle K1=1; else K1= 0; //--- 产生输出K2的组合逻辑 always @ ( state or Reset or A ) if ( !Reset ) K2 = 0;