2016EDAVerilog07自顶向下设计方法.pptVIP

* * * * * * * ANDD XORR 是为了避免与库中的元语混淆 * * * * * * * * * * * * * * * * * * * * * * * * * * * 7.1 Top-Down 外围模块 为了对RISC_CPU进行测试，需要有存储测试程序的ROM和装载数据的RAM、地址译码器。 module addr_decode( addr, rom_sel, ram_sel); output rom_sel, ram_sel; input [12:0] addr; reg rom_sel, ram_sel; always @( addr ) begin casex(addr) 13b1_1xxx_xxxx_xxxx:{rom_sel,ram_sel}=2b01; 13b0_xxxx_xxxx_xxxx:{rom_sel,ram_sel}=2b10; 13b1_0xxx_xxxx_xxxx:{rom_sel,ram_sel}=2b10; default:{rom_sel,ram_sel}=2b00; endcase end endmodule 地址译码器用于产生选通信号，选通ROM或RAM 。 * 7.1 Top-Down 外围模块 为了对RISC_CPU进行测试，需要有存储测试程序的ROM和装载数据的RAM、地址译码器。 module ram( data, addr, ena, read, write ); inout [7:0] data; input [9:0] addr; input ena; input read, write; reg [7:0] ram [10h3ff:0]; ? assign data = ( read ena )? ram[addr] : 8hzz; ? always @(posedge write) begin ram[addr]=data; end endmodule module rom( data, addr, read, ena ); output [7:0] data; input [12:0] addr; input read, ena; reg [7:0] memory [13h1fff:0]; wire [7:0] data; ? assign data= ( read ena )? memory[addr] : 8bzzzzzzzz; ? endmodule * 7.1 Top-Down RISC-CPU 操作和时序 一个微机系统为了完成自身的功能，需要CPU执行许多操作。以下是RISC_CPU的主要操作： 系统的复位和启动操作 总线读操作 总线写操作 * 7.1 Top-Down RISC-CPU 操作和时序 复位和启动操作 * 7.1 Top-Down RISC-CPU 操作和时序 读数据时序 * 7.1 Top-Down RISC-CPU 操作和时序 写数据时序 * 7.1 Top-Down 寻址方式和指令系统 RISC-CPU 的指令系统仅由8条指令组成 : HLT：停机操作。 SKZ：若为零跳过下一条语句。 ADD相加。 AND相与。 XOR异或。 LDA读数据。 STO写数据。 JMP无条件跳转语句。 RISC-CPU是8位微处理器，一律采用直接寻址方式，即数据总是放在存储器中，寻址单元的地址由指令直接给出。这是最简单的寻址方式。 * 真正的工程实践——从写文档开始 例如：普渡大学的FPGA实验作业（实验手册） 流程的分析 * 模块图 * 模块描述 * 7.2 设计与综合 为什么Verilog HDL能支持大型设计 Verilog HDL语法支持多层次多模块设计： 用 `include 宏指令可以在一个模块中包含多个模块； 在一个模块中可以用实例调用别的模块中定义的电路结构，构成多层次模块； 在一个模块中可以用