计算机体系结构 week6 浙江大学 石教英 陈天洲(主讲).pptx

计算机体系结构;3.2 DLX基本指令流水线; ID的读Reg 与WB的写Reg 2个Reg读 + 1个Reg写 / 时钟周期 ? 2个读口，一个写口 Reg 读 = Reg写 ? 数据竞争 PC 非流水： IF读PC，MEM写PC 流水： IF完成 PC+4 ? PC 前面的Branch指令可能要写PC 流水线锁存器（在两级之间传递值和控制信号） 某一值在后续流水级中要用到，就必须送入Latch 如：IF/ID中有IR ID中要译码 MEM/WB中有IR ALU（IR16..20） 或Load（ IR11..15）的目的域段 ID/EX中有IR ;ALU： PC增值 1个Adder 算术逻辑部件 ALU不访存 有效地址计算 访存指令不做ALU操作 1个ALU 控制信号（ ? MUX） 1. EX级的MUX： 由指令类型控制 是： NPC ? ALU 是Branch？ 否：IR6..10 ? ALU 是： IR11..15 ? ALU 是R-R ALU指令？ 否：立即数/位移量? ALU ; 2. IF级的MUX： 由Cond判断控制 3. WB级的MUX： 由指令类型控制（ Load/ALU) 4. ALU级的MUX：由指令类型控制 ALU R-R（ IR11..15 ） ALU R-I （ IR16..20 ） 五级流水线的每一级的具体操作 ( P136) ;二、流水线性能;[例1] P137/140 ;[例2] P138/141;3.3 流水线障碍——流水线竞争;二、考虑停顿时的流水线性能;a. unpipeline时多时钟周期完成 CCun=CCp;b. unpipeline时单时钟周期完成 CPI un=1;三、结构竞争;[例1] 结构竞争对性能的影响144/144;[例2] 非流水线浮点部件对性能的影响;（1）最好情况：完全均匀分布 指令流水线最多能处理17%的浮点乘法 17%14% （2）最坏情况：分布最不均匀 　　　因结构竞争造成CPI增加：14%*5 = 0.7 （3）实测结果：用流水线实现仅使执行时间减 少3%　　　 浮点乘法使用频度低 因数据竞争引起的Stall避免了结构竞争;3.4 数据竞争; 二、减少数据竞争带来的Stall; 引入forwarding path后的状态图; 三、数据竞争分类;LW R1,0（R2） ;SW R1,0（R2） ;四、必须插入Stall解决的数据竞争; LW R1,0（R1） ; [例] Load Stall对流水线的性能影响;五、编译调度;LW R1,B ;[例] a = b+c ; d = e-f;六、DLX流水线竞争的控制实现;表4-2 Load引起数据竞争的几种情况 ;ID/EX级流水寄存器的代码段（ID/EX.IR0..5） ;3.5 控制竞争;改进;表4-4 修改后ID流水级工作过程