计时器设计.docVIP

电工电子 综合实验报告 数字计时器设计 姓名： 学号： 班级： 指导老师：钟德荣 目录 一．实验目的 ……………………………………………………………………3 二．实验要求 ……………………………………………………………………3 三．实验内容 ……………………………………………………………………3 四．实验原理 ……………………………………………………………………3 1.单元电路设计过程及逻辑电路………………………………………………4 （1）信号源电路……………………………………………………………4 （2）计时及译码显示电路…………………………………………………4 （3）快速校分电路…………………………………………………………6 （4）报时电路………………………………………………………………………7 （5）清零电路………………………………………………………………8 2、实现计时器逻辑总图………………………………………………………8 五．实验总结与体会………………………………………………………………9 六．附 录 ………………………………………………………………………9 1．所用集成电路，功能表，引脚布局图 ………………………………………8 2．参考文献 …………………………………………………………………8 一、实验目的： 1、掌握常见集成电路的工作原理和使用方法。 2、学会单元电路的设计方法。 二、实验要求： 设计实现0000~5959报时计时器 实验内容: 1.设计实现信号源单元电路，即脉冲发生电路，为计时器提供秒脉冲、为报时电路提供驱动蜂鸣器的脉冲信号。（f1=1HZ.f2=2HZ.f3=500HZ.f4=1KHZ) 2.设计实现0000~5959计数，译码，显示单元电路。 3.设计实现快速校分单元电路，在任何时候，拨动校分开关，可进行快速校分（K1,带防抖动电路，校分时秒不计数）。 4.设计实现任意时刻复位单元电路（K2） 5.设计实现整点报时单元电路（59′53″，59′55″，59′57″三低音（f3) 59′59″一高音（f4） ） 6.实现0000~5959报时计时器：系统级联调试，将以上电路进行级联完成计时器的所有功能。 实验原理 数字计时器是由脉冲发生电路、计时电路、译码显示电路、校分电路、复位电路和报时电路组成的。具体的原理框图如下： 数字计时器整体电路原理框图 1.单元电路的设计过程及逻辑图 （1）信号源电路 脉冲发生及分频电路可由NE555作为信号源发生电路和二进制串行分频器CD4040实现。用NE555由f=1/t ,t=C(R1+2R2)ln2,其中R1=1000Ω，R2=3000Ω，C=0.047μF可得4385.09HZ的频率，大约为2的12次方，因此如下图所示从CD4040上获得脉冲信号的最小频率约为1HZ作为时钟信号，还可以获得约为2HZ的校分频率，以及约为500HZ和1000HZ的报时控制频率。 （2）计时译码显示电路 计时电路可由两片CD4518二-十进制双8421BCD码同步加法计数器、四片CD4511 8421BCD码七段译码器及两片共阴极显示器构成。两片4518分别控制秒和分。秒和分都是60进制。四片4511分别与两片显示器相连，计数器完成计数功能。秒的个位进行十进制计数，当它从9变成0时向秒的十位进位，秒的十位完成一次计数。秒的十位进行六进制计数，当它从5将要变成6时，它的置数端有效并置零，同时向分的个位发出进位信号，分个位完成一次计数。分的计数与秒的基本相同，但到达59分59秒后全部置0。由CD4518的功能表可知，当清零端输入0，EN端为1且CP端输入时钟信号或者清零端输入0，EN端输入时钟信号且CP端为0时计数器进行计数，本设计采用后者，其输出端QD QC QB QA输出从0000到1001的循环，当使用其作为分和秒的个位进行计数时不需对其进行反馈清零，而用其进行分和秒的十位计数时，需要在QD QCQB QA输出0110时对其进行清零（因为CD4518是异步清零）。所以Cr2=2QC2QB，Cr4=4QC4QB。当秒个位的状态1QD1QC1QB1QA=1001时，秒十位需要接收一个进位信号来实现进位，即秒十位时钟端EN2接收的脉冲信号产生由“1”到“0”的变化时秒十位开始计数，从而实现进位。1QD只在秒个位状态由1001转变为0000时产生由“1”到“0”的变化。综