电路设计与仿真报告完成版.docxVIP

实验一 用硬件描述语言设计电路一、实验目的用硬件描述语言AHDL(Altera Hardware Description Language)、Verilog HDL等自主设计电路，完成相应功能。二、实验程序1、比较器设计（采用VerilogHDL语言）module compare_n(x,y,xey,xgy,xsy);input [3:0]x,y;output xey,xgy,xsy;reg xey,xgy,xsy;always@(x or y)beginif (x==y)xey=1;else xey=0;if (xy)xgy=1;else xgy=0;if (xy)xsy=1;else xsy=0; endendmodule实验波形从上面波形可以看出，比较器的功能实现，但是输出波形存在一定的延时。2、三分频器设计（采用VerilogHDL语言）module fredevider3 (clockin,clockout); input clockin; output clockout; reg temp1,temp2; reg [1:0] count; always@(posedge clockin) begin if(count==2) begin count=0; temp1=~temp1; end else count=count+1; endalways@(negedge clockin) begin if(count==1) temp2=~temp2; endassign clockout=temp1^temp2;endmodule实验波形给定的时钟clockin周期为20ns,经过MAX+plusⅡ仿真后得到如下波形：从上面的波形可以看出，输出信号的频率变为输入时钟信号频率的三分之一，实现了三分频。实验二 用Multisim设计电路（一）四脉冲发生器一、设计内容：设计一个四脉冲发生器，要求信号输出用发光二极管显示，输出波形如下所示：二、设计要求：① 周期要求如上图所示。② 脉冲峰值大于8V。三、各部分原理：本实验需要两个方波发生器，分别用与非门构成的方波发生器和集基耦合多谐振荡器来实现，原理如下：(1)与非门构成的方波发生器上述电路有两种过程。其一是正反馈过程。非门G1和非门G2均处于非高电平或低电平，而A点电压uA上升时，G1输出电压u~Q下降，通过C1的耦合使B点电压uB下降，使G2输出电压uQ上升，又通过C2的耦合使uA再上升，最终使~Q降到降到低电平，Q升到高电平。这个过程时间极短，是瞬间完成的；其二是暂稳态过程。正反馈过程完成后，两个电容开始按指数规律充放电，当其中之一达到阈值电压时，电路又进入正反馈，结果是达到另一个暂稳态，如次往复循环，形成振荡。若电路对称，即R1=R2=R,C1=C2=C,则输出方波，其重复周期为：T=2t=1.4RC为得到周期为40ms的方波，选取参数R7=R8=61kΩ C1=C2=0.47uF仿真如下图所示：实际仿真调试时调整电阻大小，发现40K的电阻得到的方波周期更接近40ms。(2)集基耦合多谐振荡器集基耦合多谐振荡器如左图所示，它是一种典型的分立元件脉冲产生电路。通常，电路两边是对称的。接通电源后，两管均应导通。为便于分析，假定因某种因素影响，iC1有上升趋势，那么就会发生如下的正反馈循环过程：?iC1↑→uRC1↑→uA1↓→ub2↓→ib2↓→iC2↓→uRC2↓→uA2↑┐ ib1↑←ub1↑←┘　致使T1迅速饱和， uA1为低电平；T2迅速截止，uA2为高电平。此后，一方面C2将通过RC2、T1的be结构成的回路充电（电压极性左负右正）；另一方面，C1将通过T1、R1构成的回路，将本身贮存的电荷（左正右负）逐渐释放。这样ub2逐渐上升，当ub2高于晶体三极管导通电压后，将发生如下的正反馈循环：?ub2↑→ib2↑→iC2↑→uRC2↑→uA2↓→ub1↓→ib1↓→ic1↓┐? uA1↑← uRC1↓←┘致使T2迅速导通uA2为低电平；T1迅速截止，uA1为高电平。此后，一方面C1将通过RC1、T2的be结构成的回路充电（电压极性左正右负），另一方面，C2将通过T2、R2构成的回路放电，ub1相应提高。当ub1高于三极管导通电压后，又发生使T1导通，T2截止的正反馈过程，于是形成振荡。从T1、T2集电极输出的输出电压是矩形脉冲。可以证明，集基耦合多谐振荡电路的振荡周期T＝0.7R1C1＋0.7R2C2＝1.4RC，输出幅度接近电源电压。为得到周期为5ms的方波，选取参数R3=R4=110kΩ C1=C2=33nF(3)整体电路的工作原理：下图的左边上下两个是方波发生器，左上方的是用NPN三极管组成的集基多谐振荡器，左下方是由与非门构成的方波发生电路，它们产生方