Verilog—交通灯信号控制器.docVIP

西 安 邮 电 學 院 基于Verilog的HDL设计基础 实验报告 系部名称 ： 通信与信息工程学院 学生姓名 ： 专业名称 ： 通信工程 班 级 ： 学号 ： 时间 ： 2010年12月11日 实验题目 交通灯信号控制器 一、实验内容 使用行为级的语法结构设计一个交通的那个控制信器来控制一条主干道与一条直干道的交叉口的交通。 二、实验步骤 1、在modulesim软件中进行JK主从触发器来设计的同步计数器的设计与验证，直到运行结果全部正确； 2、在Quartus软件中对刚刚完成的计数器进行综合，生成网表文件； 3、在modulesim软件中对计数器进行进行后仿真。 三、源代码 1： 设计模块： `define true 1b1 `define false 1b0 `define y2rdelay 3 `define r2gdelay 2 module sig_control(hwy,cntry,x,clock,clear); output[1:0] hwy,cntry; reg[1:0] hwy,cntry; input x; input clock,clear; parameter red=2d0, yellow=2d1, green=2d2; parameter s0=3d0, s1=3d1, s2=3d2, s3=3d3, s4=3d4; reg[2:0]state; reg[2:0]next_state; always@(posedge clock) if(clear) state=s0; else state=next_state; always@(state) begin hwy=green; cntry=red; case(state) s0:; s1:hwy=yellow; s2:hwy=red; s3:begin hwy=red; cntry=green; end s4:begin hwy=red; cntry=yellow; end endcase end always@(state or x) begin case(state) s0:if(x) next_state=s1; else next_state=s0; s1:begin repeat(`y2rdelay)@(posedge clock); next_state=s2; end s2:begin repeat(`r2gdelay)@(posedge clock); next_state=s3; end s3: if(x) next_state=s3; else next_state=s4; s4: begin repeat(`y2rdelay)@(posedge clock); next_state=s0; end default:next_state=s0; endcase end endmodule 2：激励模块 `define true 1b1 `define false 1b0 module stimulus; wire[1:0]main_sig,cntry_sig; reg car_on_cntry_rd; reg clock,clear; sig_control sc(main_sig,cntry_sig,car_on_cntry_rd,clear); initial begin c