设计和验证部分VerilogHDL模型的不同抽象级别.pdfVIP

序言：  在前面8章里我们学习了Verilog 硬件描述语言的发展 历史、主要用途、基本概念和基本语法。在设计和验 证部分（9--18章）里我们将通过许多简单和容易理解 的例子分成十章由浅入深地讲解： 序言：  不同抽象级别的Verilog模型和他们的作用 如何编写和验证简单的纯组合逻辑模块； 如何编写和验证简单的时序逻辑模块； 可综合模块的标准风格和注意事项； 如何对简单电路模块进行功能的全面测试； 复杂的数字系统是如何构成的； 怎样根据系统需求，把组合逻辑和时序逻辑配合起来 设计复杂的数字系统模块； 怎样完整地验证所做的设计，以保证设计的正确性。 序言：  在阅读课本的基础上，同学们可以通过在计算机上自 己动手做一遍课本上的实验练习示例，再结合思考题 改进设计，并验证改进后的设计是否达到了要求，来 达到学习的目的。只有通过艰苦的练习才能够掌握设 计的诀窍。 前言：  Verilog模型可以是实际电路不同级别的抽象。 所谓不同的抽象级别，实际上是指同一个物理电路， 我们可以在不同的层次上用Verilog语言来描述它 只从行为和功能的角度来描述某一电路模块，就称它 为行为模块 从电路结构的角度来描述该电路模块，就称它为结构 模块 前言：   抽象的级别和它们对应的模块类型常可以分为以下五 种，Verilog语法支持数字电路系统的五种不同描述方 法: 系统级(system) 算法级(algorithmic) RTL级(RegisterTransferLevel): 门级(gate-level): 开关级(switch-level) 前言：  系统级、算法级和RTL级是属于行为级的 门级是属于结构级的。 对于数字系统的逻辑设计工程师而言，熟练地掌握门 级、RTL级、算法级、系统级是非常重要的 对于电路基本部件（如：与或非门、缓冲器、驱动器 等）库的设计者而言，则需要掌握用户自定义源语元 件（UDP ）和开关级的描述 前言：  复杂电路的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块 构成。 这些模块可以分别用不同抽象级别的Verilog HDL模 块描述，在一个模块中也可以有多种级别的描述。 利用Verilog HDL语言提供的这种结构，我们就能以 这种清晰的模块层次构造来描述极其复杂的大型设计。 9.1. 门级结构描述  一个逻辑电路是由许多逻辑门和开关所组成，因此用 基本逻辑门的模型来描述逻辑电路结构是最直观的。 Verilog HDL提供了一些门类型的关键字，可以用于 门级结构建模。  9.1.1.与非门、或门和反向器等及其说明语法  Verilog HDL 中有关门类型的关键字共有26个之多， 在本教材中我们只介绍最基本的八个。 Verilog HDL 中有关门类型的关键字共有26个之多， 在本教材中我们只介绍最基本的八个。 9.1.1.与非门、或门和反