Verilog及FPGA学习考试必备经典程序(三).pdfVIP

目录 1. $time 与$realtime 的区别2 2. $random 函数的使用 2 3. 1 位全加器进位输出 UDP 元件 2 4. 包含 x 态输入的 1 位全加器进位输出 UDP 元件3 5. 用简缩符“？”表述的 1 位全加器进位输出 UDP 元件 4 6. 3 选 1 多路选择器 UDP 元件4 7. 电平敏感的 1 位数据锁存器 UDP 元件5 8. 上升沿触发的 D 触发器 UDP 元件6 9. 带异步置 1 和异步清零的上升沿触发的 D 触发器 UDP 元件 6 10. 延迟定义块举例 7 11. 激励波形的描述 8 12. 用 always 过程块产生两个时钟信号 8 13. 存储器在仿真程序中的应用9 14. 8 位乘法器的仿真程序 9 15. 8 位加法器的仿真程序 10 16. 2 选 1 多路选择器的仿真 11 17. 8 位计数器的仿真 12 1 1. $time 与$realtime 的区别 `timescale 10ns/1ns module time_dif; reg ts; parameter delay=2.6; initial begin #delay ts=1; #delay ts=0; #delay ts=1; #delay ts=0; end initial $monitor($time,,,ts=%b,ts); //使用函数$time endmodule 2. $random 函数的使用 `timescale 10ns/1ns module random_tp; integer data; integer i; parameter delay=10; initial $monitor($time,,,data=%b,data); initial begin for(i=0; i=100; i=i+1) #delay data=$random; //每次产生一个随机数 end endmodule 3. 1 位全加器进位输出 UDP 元件 primitive carry_udp(cout,cin,a,b); 2 input cin,a,b; output cout; table //cin a b : cout //真值表 0 0 0 : 0; 0 1 0 : 0; 0 0 1 : 0; 0 1 1 : 1; 1 0 0 : 0; 1 0 1 : 1; 1 1 0 : 1; 1 1 1 : 1; endtable endprimitive 4. 包含x 态输入的 1 位全加器进位输出 UDP 元件 primitive carry_udpx1(cout,cin,a,b); input cin,a,b; output cout; table // cin a b : cout //真值表 0 0 0 : 0;