Verilog HDL常用组合电路设计指导.pptVIP

常用组合电路设计指导 温国忠 主要内容 组合逻辑电路定义 组合逻辑含义： 电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。 组合逻辑建模方法 建模思路： 用语言表述出来：针对输入，总有确定的输出，输入一变化，输出就随之变化 建模规范： 1.过程（进程）之外，本来就是并行，直接建模 2.过程（进程）之内：a.所有输入变化立刻变化。b.针对输入，输出有确定值 Verilog 过程及译码电路 always 过程语句 always定义的过程块是一个电路，电路从上电开始就会一直执行； （从代码一开始就执行，执行完了再回到过程块的最初来执行，周而复始，不会停止，直到代码执行完毕） 多路选择器(MUX) 半加器电路 真值表 半加器 能对两个一位二进制数相加，求得其和值及进位的逻辑电路称为半加器。半加器的特点是：只考虑两个一位二进制数的相加，而不考虑来自低位进位的运算电路，称为半加器。任务7中设计的一位加法器级为半加器。 加法器电路 根据上述的真值关系，可以得到两个布尔代数表达式如下： 根据上述表达式，按照原理图的方法设计加法器，原理图如图1所示。 图1 一位加法器原理图 半加器电路原理图 全加器 一位二进制数相加不仅要考虑本位的加数与被加数，还要考虑低位的进位信号，而输出包括本位和以及向高位的进位信号，这就是通常所说的全加器。一位全加器是构成多位加法器的基础，应用非常广泛。 一位全加器有三个输入端（两个加数Ai和Bi，以及低位的进位Ci-1），输出有两个（加法和Si、加法向高位的进位Ci），全加器电路框图如图2所示，真值表如表2所示。 全加器 全加器 一位全加器 /*****************************************\ 一位全加器的数据流建模（1）： \*****************************************/ module fa_adder(a,b,cin,sum,count) input a,b,cin; output sum,count; reg sum,count; reg t1,t2,t3; always@(a or b or cin) begin sum =(a^b)^cin; t1= a cin; t2= b cin; t3= a b; count=(t1|t2)|t3; end endmodule /*****************************************\ 一位全加器的行为建模（2）： \****************************************/ module fa_behav1(a,b,cin,sum,count) input a,b,cin; output sum,count; reg sum,count; always@(a or b or cin) begin {count,sum}=a + b + cin; end endmodule 两位全加器设计 译码器(decode) 3-8译码器 七段显示译码器设计 二.设计要求 LED数码管结构图 参考设计 case (data_in ) 4b0001: data_out = 7b0000110; 4b0010: data_out = 7b1011011; 4b0011: data_out = 7b1001111; 4b0100: data_out = 7b1100110; 4b0101: data_out = 7b1101101; 4b0110: data_out = 7b1111101; 4b0111: