孙飞宇dds.doc

南 京 理 工 大 学 电子线路课程设计 学 号：0704480124 姓 名: 孙飞宇 学院(系): 电光学院 专 业: 信息对抗专业 题 目: 数字频率合成器dds 指导老师：蒋立平 2010年6月 设计要求 对直接频率合成器采用自顶向下的模块化方法进行设计，要求设计层次清晰、合理；构成整个设计的功能模块既可以采用原理图输入法实现，也可采用文本输入法实现。 1. 基本要求 a. 利用QuartusII软件和SmartSOPC实验箱实现DDS的设计。 b. DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA芯片中的RAM实现，RAM结构配置成212×10类型。 c. 系统具有清零和使能的功能。 d. 利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正弦波形。 e. 通过开关(实验箱上的Ki)输入DDS的频率和相位控制字，并能用示波器观察加以验证。 2. 提高要求 a. 通过按键(实验箱上的Si)输入DDS的频率和相位控制字，以扩大频率控制和相位控制的范围；(注意：按键后有消颤电路)。 b. 能够同时输出正余弦两路正交信号。 c. 在数码管上显示生成的波形频率。 d. 充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高计算精度。 e. 设计能输出多种波形(三角波、锯齿波、方波等)的多功能波形发生器。 f. 自己添设其他功能。 二、 设计方案 1．方案论证 DDS的基本结构图如图1所示，主要由相位累加器、相位调制器、波形数据表(ROM)、D/A转换器构成。相位累加器由N位加法器和N位寄存器构成。每来一个时钟clock，加法器就将频率控制字fword与累加寄存器输出的累加相位数据相加，相加的结果又反馈送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。用相位累加器输出的数据作为波形存储器的相位取样地址，这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，由D/A转换器将数字信号转换成模拟信号输出，DDS信号波程示意图如图1.1所示。 由于相位累加器为N位，相当于把正弦信号在相位上的精度定为N位，所以分辨率为1/2N。若系统时钟频率为fc，频率控制字fword为1，则输出频率为fOUT=fC/2N，这个频率相当于“基频”。若fword为K，则输出频率为： fout=K* fC/2N 当系统输入时钟频率fC不变时，输出信号的频率由频率控制字K所决定。由上式可得： K=2N*fout/fC 其中，K为频率字，注意K要取整，有时会有误差。 选取ROM的地址时，可以间隔选项，相位寄存器输出的位数D一般取10-16位，这种截取方法称为截断式用法，以减少ROM的容量。D太大会导致ROM容量的成倍上升，而输出精度受D/A位数的限制未有很大改善。 本实验中，设计k为用户设置，fout最大可达fc/2,为了配合科研训练设计的滤波器，取fc=4.8MHz，N=12，D=10。 2. 整体电路工作原理图 图1. 整体电路工作原理图 图1.1 DDS工作流程示意图 图1.2 组装模块后的整体工作原理图 三、 各子模块设计原理 1．频率预置与调节电路 设计原理如下： K为相位增量，也叫频率控制字。DDS的输出频率表达式为fout=K* fC/2N，当K=1时，DDS输出最低频率(也即频率分辨率)为fc/2N，而DDS的最高输出频率由Nyquist采样定理决定，即fc/2，也就是说K的最大值为2N-1。 图2.1 设计模块时，用74161设计模16模块，1HZ信号输入让其变化。该模块有清零（k1）和保持（k0）端，由开关控制，以便计数到需要值时保持或清零。图2.1为模块的原理图，图2.2为该模块框图。它4个输出端口输出的是4个二进制数，把4位加起来就是步长，于是设计一4端口的加法器，时钟到来时相加，把加法器输出接到累加器的一端，就可以实现步长的输入了。 图2.2 2．累加器 累加器由12位加法器和12位寄存器两个模块组成。累加器在时钟fc的控制下以频率控制字K为步长进行累加运算，产生所需的频率控制数据。寄存器在时钟控制下，将加法器每次计算的结果寄存下来，再反馈回加法器进行下一次计算，从而实现累加功能。同时寄存器在时钟的控制下把累加的结果送入相位控制模块。 原理图如图3： 图3 累加器原理图 其中，12位加法器由3个全加器7483构成，加法器将寄存器反馈的数与四位频率控制字k