东南大学soc课件2组合逻辑{3学时}.ppt

组合逻辑 Review（1） 静态CMOS反相器 噪声容限大 无比逻辑，逻辑电平和器件尺寸无关 低输出阻抗 输入电阻极高 几乎没有漏电流 Review（2） 如何提高静态CMOS反相器的性能 降低电容 包括寄生电容和负载电容 降低等效导通电阻 增加晶体管尺寸 需小心自载效应 一定范围内增加VDD Review（3） 反相器的功耗分布 动态功耗 电容充放电 电源和地存在直流通路 静态功耗 二极管和晶体管的漏电流 Review（4） 降低静态CMOS反相器功耗的方法 降低电压 最为有效的方法 减少电路翻转 优化设计架构和电路结构 减少物理电容 寄生电容和负载电容 什么是组合逻辑 静态与动态 静态电路 稳定状态下，输出与电源/地相连 输出由电路结构决定，稳定不变 静态互补CMOS结构的基本优点是其具有良好的稳定性（即对噪声的灵敏度低）、良好的性能以及低功耗（没有静态功耗） 动态电路 输出由暂存在电容上的电荷决定 不能长时间保持，需要不断更新 把信号值暂时存放在高阻抗电路节点的电容上。动态电路的优点是所形成的门比较简单且比较快，但它的设计和工作比较复杂，并且由于对噪声敏感程度的增加而容易失败。 静态CMOS电路 举例:NAND 举例:NOR 构建CMOS组合逻辑 反向输出 out = xx xxx | xxxx 下拉网络(NMOS)和上拉网络(PMOS) 以输出为分界线呈对称互补关系 晶体管数目相同,逻辑关系相反 对于NMOS网络 划分子模块，以“与/或”为基本运算 与 - 晶体管串联 或 - 晶体管并联 复杂组合逻辑 例子 OUT = (A ? B+C ?D) ? (E+F) OUT = A ? B + C 问题 为什么用NMOS做PDN， PMOS做PUN? 标准单元 CMOS特性 全摆幅，高噪声容限 输出高电平- Vdd, 输出低电平-GND 无比电路 输出和晶体管尺寸比例无关 低输出阻抗 输出和电源地总有通路 高输入阻抗 输入有SiO2隔离，输入电流几乎为0 静态功耗极小 稳定状态下无电源地直流通路 开关模型 Transistor sizing for speed 复杂CMOS门电路的晶体管尺寸计算 NAND4 and its RC model Elmore delay model 输入模式对延时的影响 仿真结果 扇入和扇出 扇入对延时的影响 延时与扇入 延时与扇出 快速逻辑设计方法(1) 逐级加大晶体管尺寸 如果扇出为主要负载 M1M2M3….MN 降低起主要作用的电阻 电容的增加保持一定范围 可提高性能20%以上 缺点：在实际的版图中不那么简单，常常由于设计规则方面的考虑迫使设计者不得不将晶体管距离拉开，从而使内部电容增加。这有可能抵消掉调整尺寸所得到的所有收益！ 快速逻辑设计方法(2) 调整晶体管顺序 关键路径上的晶体管靠近输出，假设信号in1为关键信号 快速逻辑设计方法(3) 优化逻辑结构 延时和扇入呈平方关系 快速逻辑设计方法(4) 降低电压摆幅 Tp = 0.69(3/4(CLVSwing)/IDSAT) 可线性降低延时，还可以降低功耗 但输出电压变低，会使后级电路变慢 可用灵敏放大器放大输出（存储器设计中常用） 快速逻辑设计方法(5) 级联优化 插入BUFFER隔离扇入扇出 提高CMOS组合逻辑性能 调整输入模式 控制扇入扇出个数 逐级加大MOS管尺寸 降低输出电压摆幅 级联优化 CMOS逻辑功耗 电压摆幅 物理电容 翻转概率 翻转的统计特性 信号相关性 外部信号的统计概率相对难以预知 但内部信号经常有相关性 虚假翻转 如何降低翻转概率 逻辑重组 如何降低翻转概率 输入排序 如何降低翻转概率 均衡信号路径减少毛刺 有比逻辑电路（P192） 电阻负载 伪NMOS逻辑 PMOS尺寸对VTC的影响 有比逻辑存在的问题 电压摆幅不够 对后级电路速度产生影响 存在静态电流 功耗是个大问题 VOL和tpLH存在矛盾 如何解决？ DCVSL逻辑门（P195） 传输门逻辑 CMOS传输门 XOR 动态CMOS逻辑 CMOS静态电路 通过导通电阻和VDD/GND相连 N个输入需要2N个MOS管 动态电路 信号依靠暂存在电容上的电荷 N个输入需要N+2个MOS管 如何选择逻辑类型 静态CMOS 可靠，噪声容限高，功耗低，设计简单 面积大成本高，性能低 伪NMOS 简单，高速 噪声容限小，有静态功耗 传输门 对某些特殊电路非常适用，如加法器（以XOR为主） 动态逻辑 高速，面积小 寄生效应多，需要刷新，设计难度高 CL CL 输入并不总是均匀分布的 以2输入NOR门为例 pa为A=1的统计概率 pb为B=1的统计概率 p1 =(1- pa)(1- pb) 输出在一个周期中为0的概率 p0 =1- p1 在