FPGA中AD转换及显示接口电路设计.docVIP

FPGA中AD转换及显示接口电路设计【摘 要】AD转换中的数据采集和显示是生产过程或科学实验中各种物理量进行实时采集、测试的经常需要解决的问题。可编程逻辑芯片具有高集成度、高可靠性、高速度的特点。论文运用VHDL硬件编程语言，通过两段式状态机设计程序，完成常见的AD0809芯片与可编程逻辑芯片的联接。将AD转换结果以BCD码形式通过FPGA芯片进行显示，实时观测转换进程，给出了BCD码转换流程图，完成相应电路设计，通过QuartusII软件进行了仿真，并在开发系统上成功实现功能验证。 【关键词】FPGA；AD转换；BCD码显示；接口电路 FPGA是大规模可编程器件。它是利用EDA技术进行电子系统设计的载体；硬件描述语言是EDA技术进行电子系统设计的主要表达手段，VHDL语言是常用的硬件描述语言之一；软件开发工具QuartusⅡ。FPGA以高速、高可靠性、串并行工作方式等特点在电子设计中广泛应用。它打破了软硬件之间的界限，加速了产品的开发过程。 1.硬件电路构成 用一片MCS-51芯片、一片FPGA芯片、模数转换器ADC0809和数模转换器DAC0832构成一个数据采集系统，并用FPGA实现数据采样、D/A转换输出、有关数据显示的控制、键盘电路。单片机完成对A/D转换数据运算。系统的组成框图如图1所示，其功能如下： （1） 系统按一定速率采集输入电压Ui，经AD0809转换为8位数字量data。 （2） 输入数据与通过CPLD/FPGA采样后输入单片机进行相关运算，最后通过FPGA送至DAC0832转换为ΔU。 （3） 数据采集和处理均在数据采集系统控制器的管理下有序进行。工作速率由时钟信号CLK的速率决定。 2.AD0809与CPLD/FPGA接口设计 ADC0809在转换开始前由地址锁存允许信号ALE 将3 位地址锁入锁存器中以确定转换信号通道。EOC 为转换结束状态信号，由低电平转为高电平时指示转换结束，此时可读入转换好的8 位数据。EOC 在低电平时指示正在进行转换。START 为转换启动信号，上升沿启动。OE 为数据输出允许高电平有效。CLK 为ADC 转换时钟输入端口500kHz 左右。为了达到A/D 器件的最高转换速度，A/D 转换控制器必须包含监测EOC 信号的逻辑，一旦EOC 从低电平变为高电平即可将OE 置为高电平然后传送或显示已转换好的数据[D0..D7]。图1所示为AD0809引脚图；图2所示为AD0809时序电路，根据时序电路图通过两段式状态机设计程序完成与CPLD/FPGA芯片的连接。图4为状态机程序仿真结果，表1所示为状态机功能与相应引脚的取值。 表1 AD转换状态机描述 状态 实现功能 引脚 S0 初始状态，选择1通道模拟信号输入 ADDC=1’， ALE=START=OE=LOCK=0’ S1 通道锁存 ALE=1’， START=OE=LOCK=0’ S2 启动A/D转换 ALE=1’， START=1’，OE=LOCK=0’ S3 A/D转换等待状态 ALE=START=0’，OE=LOCK=0’； IF EOC=0’ 保持当前状态不变，继续等待A/D转换。 ELSE 转换结束，进入下一状态 S4 数据输出允许状态 A/D转换完毕，开启数据输出允许信号。ALE=0’， START=0’，OE=1’，LOCK=0’ S5 数据锁存状态 开启数据锁存信号，将转换结果送锁存器锁存；ALE=0’， START=0’，OE=1’，LOCK=1’ S6 延时状态 为了保证数据可靠锁存，延时一个时钟状态周期；ALE=0’， START=0’，OE=1’，LOCK=1’ 其它状态 返回到初始状态 ALE=START=OE=LOCK=0’ 图1 AD0809引脚图 图2 AD0809时序图 3.BCD码转换电路设计 找到ADC0809的基准电压（Vref）为5.12 V时，模拟输入电压与输出电压的对应关系，其中最小电压准位是5.12/28=0.2 V。这样，当由ADC0809的D[7..0]收到的数据信号即86H）时，高4位1000是2.56 V，而低4位0110是0.12 V，所以最后的电压输出结果是2.56 V+0.12 V=2.68 V。为了方便后续的电压数据显示，我们应将输出电压表示成12位的BCD码形式。将D（7..4）转换为对应的12位BCD码H（11..0）；将D（3..0）转换为对应的12位BCD码L（11..0）。如上述的2.56 V是0010 0101 0110，0.12 V是0000 0001 0010，所以相加的结果2.68 V是0010 0110 1000，因此必须设计一个12位的BCD码加法程序。二进制BCD码相加时，由最低4位加起，且每4位相加的结果超过100