EDA课程设计报告8线-3线优先编码器.docVIP

Xxxxx学院 《EDA技术》课程报告 设计题目：8线-3线优先编码器 班 级： 应用电子1101班 姓 名： 学 号： 指导老师： 日 期： 目录 一、8-3优先编码器设计原理分析 3 二、8-3优先编码器模块的源程序 3 三、8-3优先编码器仿真结果 4 四、设计总结和心得体会 5 五、参考资料 5 一、8-3优先编码器设计原理分析 8-3优先编码器输入信号为din0，din1，din2，din3，din4，din5，din6和din7，输出信号为out2、out1、out0。输入信号中din7的优先级别最低，依次类推，din0的优先级别最高。也就是说若din0输入为1（即为高电平）则无论后续的输入信号怎么样，对应的这种状态一样，如若din0输入为0（即为低电平）则看优先级仅次于din0的din1状态决定，依次类推。因为din0到din7共8中状态，可以用3位二进制编码来表示。8-3优先编码器真值表如下表所示。 表1 8-3优先编码器真值表 输 入 输 出 din0 din1 din2 din3 din4 din5 din6 din7 out0 out1 out2 1 x x x x x x x 0 0 0 0 1 x x x x x x 1 0 0 0 0 1 x x x x x 0 1 0 0 0 0 1 x x x x 1 1 0 0 0 0 0 1 x x x 0 0 1 0 0 0 0 0 1 x x 1 0 1 0 0 0 0 0 0 1 x 0 1 1 0 0 0 0 0 0 0 1 0 1 1 二、8-3优先编码器模块的源程序 8-3优先编码器由VHDL程序来实现，VHDL语言描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(0 TO 7);output : OUT STD_LOGIC_VECTOR(0 TO 2);EANABLE: in std_logic ); END coder; ARCHITECTURE behav OF coder IS SIGNAL SINT : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS (din) BEGIN IF (EANABLE=0) THEN IF (din(0)=1) THEN output = 000 ; ELSIF (din(1)=1) THEN output = 100 ; ELSIF (din(2)=1) THEN output = 010 ; ELSIF (din(3)=1) THEN output = 110 ; ELSIF (din(4)=1) THEN output = 001 ; ELSIF (din(5)=1) THEN output = 101 ; ELSIF (din(6)=1) THEN output = 011 ; ELSE output = 111 ; END IF ; ELSE output =ZZZ; END IF; END PROCESS ; END behav; 三、8-3优先编码器仿真结果 8-3优先编码器由VHDL程序实现后，其仿真图如图2-1所示。 图1 8-3优先编码器功能仿真图 对其仿真图进行仿真分析：din为输入信号组，它由din7-din0八个输入信号组成。output为输出信号组， 它由output2-output0三个二进制代码输出信号组成。enable为使能端，当enable为0时编码器工作，当使能端为1时输出高阻状态。当din0为1时，即输入为：1*******时，输出111，当din0为0时，输出由优先级仅次于din0的din1决定，即输入为：01******时，输出110，紧接着依次类推，分别得出输入为：001*****时，输出101，输入为：0001****时，输出100，输入为00001***时，输出为011。到此为止由于使能段变为高电平，输出信号为高阻状态，但可以推断出当输入为000001**时，输出010，输入为0000001*时，输出001，输入，输出为000。 四、设计总结和心得体会 通过本次课程设计的学习，我深深的体会到设计课的重要性和目的性所在。本次设