99分钟定时器的VHDL设计.docVIP

课 程 设 计 报 告 设计名称 EDA（VHDL）课程设计 专业班级 电子0942 姓 名 任 泓 铭 学 号 0904451219 成 绩 评 定 考 核 内 容 平 时 表 现 设 计 报 告 设计成果和答辩 综合评 定成绩 成 绩 电气与信息工程学院 二0一二年一月 课程设计要求和成绩考核办法 1．不允许在教室或实验室内吸烟、吃零食，不准带无关人员到教室或实验室活动，否则扣平时表现分。 2．凡病事假超过3天（每天7小时），或迟到早退三次以上，或旷课两次（1天）以上，不得参加本次考核，按不及格处理，本次课程设计不能通过。 3．病事假必须有请假条，需经班主任或有关领导批准，否则按旷课处理。 4．课程设计的考核由指导教师根据设计表现（出勤、遵守纪律情况等）、设计报告、设计成果、答辩等几个方面，给出各项成绩或权重，综合后给出课程设计总成绩。该设计考核须经教研室主任审核，主管院长审批备案。 5．成绩评定采用五级分制，即优、良、中、及格和不及格。 6．课程设计结束一周内，指导教师提交成绩和设计总结。 7．设计过程考核和成绩在教师手册中要有记载。 实习报告要求 实习报告内容、格式各专业根据实习（设计）类别（技能实习、认识实习、生产实习、毕业实习等）统一规范，经教研室主任审核、主管院长审批备案。 注意： 1．课程设计任务书和指导书在课程设计前发给学生，设计任务书放置在设计报告封面后和正文目录前。 2．为了节省纸张，保护环境，便于保管设计报告，统一采用A4纸，课程设计报告建议双面打印（正文采用宋体五号字）或手写，左侧装订，订两个钉。 基于FPGA的半整数分频器设计 一.系统设计任务及功能概述 1.系统设计任务基于FPGA的半整数分频器设计 任务要求：设有一个5MHz(或7、9、11、13、15、17、19、21、23 、25MHz)的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5），因此采用小数分频。 2.小数分频的基本原理 小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为： F=（9×10+1×11）/（9+1）=10.1FPGA的半整数分频器，具有以下功能：有一个5MHz的时钟源，通过半整数分频器后电路中可以产生的是一个2MHz的时钟信号 二.系统设计方案和程序设计 1.系统设计方案 由于分频比为2.5，因此采用小数分频。 分频系数为N-0.5的分频器，其电路可由一个异或门、一个模N计数器和二分频器组成。下图给出了通用半整数分频器电路组成。 由于分频比为2.5则本实验中先要设计一个模3的计数器，然后建立模三计数器的元件，再利用原理图设计完成分频器的设计 2.VHDL程序设计 模七计数器VHDL程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter7 is port(clk,rst,en: in std_logic; qa,qb,qc:out std_logic); end counter7; architecture behavioral of counter7 is signal count:std_logic_vector(2 downto 0); begin process (clk,rst) begin if (rst=1) then count(2 downto 0)=000; elsif ( clkevent and clk=1) then if ( en = 1) then if(count=110) then count=000; else count=count+1; end if; end if; end if; end process; qa=count(0); qb=count(1); qc=count(2); end behavioral; 3.模七计数器仿真波形图 图1模七计数器仿真波形图 4.输入、输出接口说明 表1 输入、输出接口 接口 名称 类型 (输入/输出) 结构图上 的信号名 引脚号 说明