尹其畅 基于FPGA的误码 测试仪设计.docVIP

摘 要 FPGA 是一类称为现场可编程逻辑器件中的一员, 它被认为是一种专用集成电路技术. 现今的通信系统大量采用FPGA 作为系统的核心控制器件, 将物理层上的各协议层的功能集中在FPGA内部实现, 不仅提高了通信系统的集成, 同时也减少了硬件和软件设计的复杂度. 文章分析研究了传统误码仪的工作原理与结构，提出了一种基于FPGA 的误码检测方案，提出采用FPGA来完成误码仪的控制和测试模块一体化设计。该方案不仅提出了锁相环法提取同步信号方法，还纳入了“同步保护” 的思想。本误码仪主要分为三个部分:发送部分，接受部分，SOPC的CPU部分。发送部分包括：m序列伪随机信号发生器模块、手动插入误码模块、HDB3编码模块；接收部分包括：位同步模块、HDB3解码模块、序列同步模块及误码检测；SOPC的CPU部分主要涉及，灌码的控制，误码率的计算和LCD显示。 由于基于FPGA进行设计，该误码仪具有再升级和可移植能力强、体积小巧，等优点，具有较高的实用价值。 关键字： FPGA，误码测试仪，m序列，灌码 ABSTRACT FPGA is one of the f ield prog ram mable log ic dev ices and an ASIC technique. As a key cont rol device in the communicat ion system, FPGA can no t only improv e the sy stems integ rat ion, but also reduce the complexity of the hardw are and sof tware.Paper researched the w6rk theory and structure of traditional BERT，The paper put forward a project of mistake code examination based on FPGA,．made use of FPGA to complete the instrument error of the control module integration and testing of the design. That project not only put forward a method of withdrawing a synchronous signal by Phase Lock Loop, but also bring into the thought ofsynchronousprotection.The BERT can be divided into three parts:sending part, accept the part, the CPU of SOPC part. Sending part includes: m pseudo random signal sequence generator module, manually inserted miscode module,HDB3 coding;Receiving part includes: a bit synchronous module, HDB3 decoding module, sequence synchronous and error detection sequence module. The SOPC CPU part mainly involves the loading of control,BER calculation and LCD display. Due to design based on FPGA, the instrument has a further escalation of error and be able to transplant．Power，small size advantages of high practical value. Keyword: FPGA，BERT，m pseudo random sequence，loading code 目 录 第一章 绪论 1 1.1 研究背景及意义 1 1.2 国内外研究现状 2 1.3 系统仿真所用的技术： 4 1.3.1 FPGA／CPLD技术及应用 4 1.3.2 关于FPGA／CPLD的优势 4 第二章 误码测试技术 5 2.1 误码的基本概念 5 2.1.1 误码简述 5 2.1.2 误码性能参数 5 2.2 误码检测原理 7 第三章 系统总体设计 9 3.1 总体方案设计 9 3.1.1系统