数字电子技术基础：第六章 时序逻辑电路.ppt

第六章 时序逻辑电路 6.1 概述 一、时序逻辑电路的特点 信号控制关系上：任一时刻的输出不仅取决于该时刻的输入，还与电路所记忆的状态有关，原状态(现态)与新状态(次态)的更替是在时钟信号的作用下按节拍进行的。 二、时序电路的一般结构形式与功能描述方法 三组方程的具体描述如下： 三、时序电路的分类 1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的CLK，状态变化发生在同一时刻； 异步：没有统一的CLK，触发器状态的变化有先有后。 2. Mealy型和Moore型 Mealy型： Moore型： 6.2 时序电路的分析方法 6.2.1 同步时序电路的分析方法 分析：确定已知时序电路的逻辑功能—— 即找出在输入序列和CLK脉冲作用下，电路的状态转换 关系及输出序列。 一般步骤： ①据给定电路，写出存储电路中各触发器驱动端的输入 逻辑式，即激励方程。 ②据给定电路，写出输出方程。 ③将激励方程代入触发器的特性方程，得到次态方程。 ④列状态转换表或填(复合)次态卡诺图。 ⑤画状态转换图，说明电路逻辑功能并评价其性能。 ⑥画时序波形图，描述状态转换规律并分析输出序列。 例： （4）列状态转换表 *6.2.3 异步时序逻辑电路的分析方法 各触发器的时钟不同时发生 6.3 若干常用的时序逻辑电路 一、并行寄存器 ①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。 ② 其中每个触发器可以“置1”或“置0”。 例2：用维持-阻塞D触发器构成的并行寄存器 二、移位寄存器（代码在寄存器中可左、右串行移动） 具有存储+移位功能 4位双向移位寄存器74LS194A： 6.3.2 计数器 用途：用于计数、分频、定时、产生节拍脉冲等 分类：按时钟分--同步、异步； 按计数过程中数字增减分--加(UP)、减(DOWN) 和加减可逆； 按计数器中的数字编码分—自然二进码、BCD码 和循环码… 按计数容量分--10进制、24进制、60进制… 1、同步二进制计数器 ①加法计数器 原理：根据二进制加法运算规则可知, 在多位二进制数末位加1，若第i位以 下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数 器，则第i位触发器输入端Ti的逻辑式 应为： 器件实例：4位自然B码同步加法计数器(74LS161) 74××161电路符号与功能表 ②减法计数器 原理：根据二进制减法运算规则可知, 在多位二进制数末位减1，若第i位以 下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计 数器，则第i位触发器输入端Ti的逻 辑式应为： ③同步加减可逆计数器 b.双时钟方式 器件实例：74LS193（采用T触发器，即T=1） 小结（1）： 74161：同步4位B码(十六进制)加法计数器， 具有异步清零、同步预置数功能； 74LS191：单时钟同步十六进制加/减计数器， 具有异步预置数功能； 74LS193：双时钟同步十六进制加/减计数器， 具有异步清零、异步预置数功能。 ①加法计数器 基本原理：在四位二进制 计数器基础上修改，当计到 1001时，则下一个CLK电路 状态回到0000。 器件实例：74160 ②减法计数器 对二进制减法计数器 进行如下修改：在0000时， 减“1”后，跳变为1001， 然后执行二进制减法计数。 二、异步计数器 1. 二进制计数器 ①异步二进制加法计数器 在末位加1时，从低位到 高位逐位进位方式工作。 原则：采用负边沿触发时， 每1位从“1”变为“0”，则向 其高位发出进位信号，使 高位翻转 在末位-1时，从低位 到高位逐位借位方式 工作。 原则：采用负边沿触发 时，每1位的Q从“0”变为 “1”，Q’则从“1”变为“0”， 向更高位发出借位信号， 使高位发生翻转。 2、异步十进制加法计数器 器件实例：二－五－十进制异步计数器74LS290 三、任意进制计数器的构成方法 用N进制计数芯片，组成任意M进制计数器有以下两种方法： 1. N M 原理：计数循环过程中设法跳过N－M个状态。 具体方法：置零法 置数法 例：将十进制的74160接成六进制计数器 例：将十进制的74160接成六进制计