verilog 10编写验证程序课件.pptVIP

第10讲　编写 TestBen;10.1 概述Verilog ;TestBench的目标测试、;Testbench的概念1 测;基于Testbench 的仿真;Testbench 的主要功能;Testbench基本结构mo;仿真激励与被测对象的连接湾始舶;10.2 输入激励码的产生方式;待模拟、验证的设计模块硬件软模;由其它硬件/软模型产生待验证模;用HDL代码生成DUT的输入激;initialbegin ;2 文本输入激励Verilog;输入激励码文件Test_Fix;module array_tb;3编程语言接口PLI方式仿真器;10.3 产生激励的描写方式1;一般产生方式1用单独的alwa;1 一般信号的输入比如：输入向;如果测试模块中没有控制仿真结束;例1 8位加法器的测试模块m;用initial语句块中的顺序;为重复产生一个值序列，可以使用;在initial语句块中用循环;用任务产生特殊的输入激励clk;module inline_t;module loop_tb;;2 时钟信号的输入1) 使用;2 )使用always方式In;3 )使用repeat产生确定;4)产生占空比为非50%的时钟;parameter Peri;5 相移时钟，代码如下://相;3 复位信号的输入1）异步复位;2)同步复位1Initial ;2)同步复位2Initial ;注意事项将时钟信号、置/复位信;10.4 代码调试HDL代码T;HDL代码调试手段逻辑模拟过程;逻辑模拟验证在TestBenc;在initial 块中，用系统;提高模拟验证效率的手段在具体的;10.4 testbench;module testbenc;【例10-9】触发器的例子。m;module mux2_1(o;module sti_ff; ;data = 1; // 设;always@(reset o;仿真测试的输出结果如下：sim;simulation time;例10 二进制的编码器脚琳捣;`define SW_IN0 ;`timescale 1ns/;例10 同步RS触发器的设计下;module SY_RS_FF;`timescale 1ns/;例11 一位数据比较器1位数据;分析表4可以得出如下结论：　　;module compare ;timescale 1ns/1;例12 同步复位的8位计数器m;`timescale 10ns;例13 阻塞赋值与非阻塞赋值的;module non_bloc;`timescale 1ns/;initial begin ;例14 验证组合逻辑电路`de;always@(opcode ;`timescale 1ns/;initial begi;例15 验证冒泡排序modul;task sort2; ;timescale 1ns/1;例16 验证多路选择器modu;例5`include “mux;always @(posedg;例 时序检测器 用于检测数据;module test; r;例 为移位寄存器编写验证程序m;beginif (reset);module testbenc;//this process ;#200data = 5’b0;例 3位全加器设计和验证mod;m o d u l e T ;in i t i a lb e;$ readmemb系统任务从;测试模块中首先定义存储器Vme;本例中的验证模块将所有输入向量;initialbegin : ;时钟分频器module D ;module D i v _;initial b e g;书写Testbench的技巧1;另外一种TestbenchTe