VeriTopDesignAutomation产品精简介绍给竹科1业界问题描述.DOC

VeriTop Design Automation產品精簡介紹( 業界問題描述 根據業界報告指出，在IC設計流程中驗證和除錯所佔用的資源(含時間與人力)往往佔據了整個流程中的40~70%，為整體流程中最關鍵的瓶頸。因此，基於在IC設計驗證領域多年的研究與實戰經驗，我們希望將我們實驗室目前已建立的驗證平台商品化，提出一個整合性的晶片系統驗證解決方案，預計能大大減低IC設計公司目前花費在驗證上面的大量時間與資源，以提高其產品的生產效能與競爭力。 以目前IC產業的趨勢而言，中小型的IC設計公司整併成較大資本的公司，並且要具備有足以設計出?多核心的系統晶片?(Multi-Procesor System-on-Chip, MPSoC) 的能力，已經變成要在這個高度競爭的市場上存活下去的必要條件。然而，就目前EDA(Electronic Design Automation)公司在晶片驗證這方面所提供的工具而言，都只能滿足block或是IP-level的驗證需求。比方說，大家目前在晶片驗證方面所熟悉的模擬(simulation)、正規驗證(formal verification)、仿真(emulation)、原型驗證(prototyping) 等等方法，大致可以針對百萬閘級(million-gate)左右的block- 或IP-level電路提供一個尚可接受的驗證計畫與環境，然而，當這些blocks/IPs (如：processors, controllers, source/channel codecs, memory, peripherals等等)必須要被整併到一個完整的MPSoC上面的時候，人們就面臨了以下兩個問題： 現有驗證工具的效能不足：以最常用的模擬為例，在一個典型的MPSoC上面跑一個普通的應用程式，大概就要花上一天左右的時間，遑論要去驗證各種使用情境了。另一方面，正規驗證則必定會受到其先天理論上複雜度的限制，而仿真與原型驗證雖然效能會好一些，但論完整的系統驗證，其效能還是有相當大的差距。 偵錯與除錯極為困難：常見在每個獨立的blocks/IPs驗證過後都已經沒有什麼問題，但當他們整合成MPSoC之後，卻會因為blocks/IPs之間的交互作用而導致非常難測的錯誤。這些錯誤除了在理論上要偵測到的機率幾乎等於0之外，即使花了數天證實有這樣的錯誤，由於造成錯誤的trace太過龐大，常常要多人、數個月的時間才能真正的把bug清掉。 因此，為了解決現有EDA工具無法解決的系統階層(system-level)的驗證問題，現有的IC設計公司普遍採用了數種workaround (即：土法煉鋼) 的方法，如手動將設計抽象化 (abstraction) 或是採用高階語言來設計相對應的行為階層模型 (behavioral model)，以緩解驗證工具的效能問題；另一方面則採用了標準化的驗證方法論 (如UVM, VMM)，期待能提升晶片系統偵錯與除錯的效率。不過，由於前者大量仰賴人為的操作，因此，常常還是無法refine到一個最洽當的設計抽象層次；而後者則仍然還是會面臨到要處理眾多龐雜的驗證環境、工具、資料、檔案等等問題，在設計抽象化的交互作用之下，往往還是會有驗證的有效性甚至正確性的問題。 產品創新要素 綜合以上的問題，我們產品主要將提供一個?整合性的驗證環境? (Integrated Verification Environment, IVE)，在讓使用者自然的接受這種新的驗證工具、方法論的前提之下，做到設計抽象性的自動化管理、驗證技術的最適性安排等等目標，其產品的創新要素包含了以下四點： 驗證導向式電路設計瀏覽器(verification-oriented design explorer)：電路和抽象化元件會以方便於人眼追查的圖示排版顯現出來。它們會有階層關係圖、功能示意圖、原始碼對照等等，使用者可以從內部細節和或是系統階層來了解電路的功能性，掌握整體系統的驗證進度。 智慧型抽象化引擎(intelligent design abstraction engine)：擁有友善的設計抽象化編輯界面，會自動產生部分的抽象化模型，並且可以讓使用者方便在電路圖上調控抽象化的階層、置換抽象化元件和設定客製化條件，不用再寫一堆複雜的腳本或更動檔案產生大量的版本。 自動抽象化分析器(automatic abstraction analysis)：工具裡會提供抽象化正確性的分析以確保和原電路的一致性，並適時幫使用者自動調整或更改抽象化元件。使用者無須擔心簡化是否會產生新的錯誤，以及考慮如何簡化才能保證其後的驗證工具能順利完成任務。 驗證工具整合(cooperation with back-end verification engines)：整個介面會與後端模擬、