低k电介质及其设备 the low-k dielectric and its equipment.pdfVIP

低k电介质及其设备 翁寿松 (无锡市罗特电子有限公司，江苏无锡214001) 摘 要：低Ii}电介质、Cu互连和CMP已成为90／65／45 IIITI工艺要求 nm芯片制造的标准工艺。90 ||}=3．0～2．9，65nm工艺要求后=2．8～2．7，45nm工艺要求尼=2．6～2．5，大多采用2．5多孔的低后 电介质，如TI、台积电。对于22 nnl工艺，可能采用碳纳米-管(CNT)替代Cu互连。 关键词：多孔低后电介质；Cu互连；化学机械抛光；碳纳米管；设备 中图分类号：TN305 文献标识码：B Low-k its The DielectricandEquipment WENG Shou-song LuoTeElectronic (Wuxi co．，LTD，Wuxi214001，China) 1 为什么要采用低k电介质? 2 低k电介质是什么? 随着芯片特征尺寸的不断缩小和芯片集成度 通常人们把k3的电介质称为低k电介质，90nm 的不断提高，金属互连必须多层布线，如45nm芯 工艺要求j|}=3．0～2．9；65llm工艺要求J|}=2．8～ 片，金属互连层数高达10层，这样金属导线间的电 2．7；45am工艺要求I|}=2．6-2．5。 容、层间电容和金属导线的电阻增大，从而导致布 在ITRS2006修正版中，增加了第一层、中间层 线RC延迟时间、串扰噪声和功耗的增加，最终降 和最小布线层的单位长度电容值，从而可简单地计 低芯片的处理速度。为了提高芯片的速度和降低布 算出RC延迟时间。它还给出每年后值的范围、．|}值 线的RC延迟时间，一方面金属导线用Cu替代的最小预期值和较近的现实值以及每年的等效k Al。另一方面要降低金属互连层间绝缘层的介电 值(kef0范围。要求研发的新材料和新工艺必须满 足低电阻率和低介电常数的要求【21。目前实施低J|} 常数后，即选用低后电介质(后3)替代SiO：(||}=3．9 --4．2)。低||}电介质应具有如下特性：(1)低损耗和 电介质的方法主要是单层生长法，即采用CVD(化 学气相沉积)或PECVD(等离子体增强化学气相沉 低泄漏电流：(2)高附着力和高硬度；(3)耐腐蚀和 低吸水性；(4)高稳定性川。如今，低I|}电介质、Cu积)设备来制造低k电介质。为了进一步降低七值， 互连和CMP已成为制造90／65／45nm芯片的标准 还常采用两种辅助手段，一是掺杂质，如掺氟或掺 工艺。 碳；二是注入空穴，形成多孔低后电介质。 收稿日期：2008--00-00 作者简介：翁粼2(1940．)，男，浙江宁波人，高级工程师。目前主要从事半导体器件、市场和设备的研究。 ⑧(总第160期) 万方数据 工业专用设备 团：墨 ·制造工艺与设备· 90 nln芯片绝大多数芯片厂商采用l|}=3．0电从而会抵消低I|}电介质的优势。所以，ITRS对低k 电介质的要求正在逐年降低。 介质，如英特尔的掺碳氧化物CDO(Carbon—doped oxide)f氐