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CASE STX IS WHEN st0 = IF DATAIN = 1 THEN STX = st1; END IF; WHEN st1 = IF DATAIN = 0 THEN STX = st2; END IF; WHEN st2 = IF DATAIN = 1 THEN STX = st3; END IF; WHEN st3= IF DATAIN = 0 THEN STX = st4; END IF; WHEN st4= IF DATAIN = 1 THEN STX = st0; END IF; WHEN OTHERS = STX = st0; END CASE ; END IF; END PROCESS COMREG ; COM1: PROCESS(STX,DATAIN) --输出控制信号的进程 BEGIN CASE STX IS WHEN st0 = IF DATAIN = 1 THEN Q = 10000 ; ELSE Q=01010 ; END IF ; 接上页 接下页 WHEN st1 = IF DATAIN = 0 THEN Q = 10111 ; ELSE Q=10100 ; END IF ; WHEN st2 = IF DATAIN = 1 THEN Q = 10101 ; ELSE Q=10011 ; END IF ; WHEN st3= IF DATAIN = 0 THEN Q = 11011 ; ELSE Q=01001 ; END IF ; WHEN st4= IF DATAIN = 1 THEN Q = 11101 ; ELSE Q=01101 ; END IF ; WHEN OTHERS = Q=00000 ; END CASE ; END PROCESS COM1 ; END behav; 接上页 clk RESET DATAIN Current_state Next _state Q x 1 xx ST0 x xx 0 1/0 ST0 ST1/ST0 10000/01010 0 0/1 ST1 ST2/ST1 10111/10100 0 1/0 ST2 ST3/ST2 10101/10011 0 0/1 ST3 ST4/ST3 11011/01001 0 1/0 ST4 ST0/ST4 11101/01101 状态转换图 STX 输出不仅取决于现态，还与输入有关； Mealy型 对照 图7-10 例7-5状态机工作时序图 缺点：输出信号Q是由组合电路直接产生，故有毛刺。 对照 【例7-6】 MEALY2 LIBRARY IEEE; --MEALY FSM USE IEEE.STD_LOGIC_1164.ALL; ENTITY MEALY2 IS PORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0)); END MEALY2; ARCHITECTURE behav OF MEALY2 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; SIGNAL Q1 : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN COMREG : PROCESS(CLK,RESET) --决定转换状态的进程 BEGIN IF RESET =1 THEN
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