第五章-Verilog中的高级结构.pptVIP

第六章 Verilog高级结构 Verilog的任务及函数 任务和函数必须在module内部定义和调用 在任务和函数中不能声明wire 所有输入/输出都是局部寄存器 任务/函数执行完成后才返回结果 例如，若任务/函数中有forever语句，则永远不会返回结果 函数(function) 通常用于计算，或描述组合逻辑 不能包含任何延迟；函数仿真时间为0 只含有input变量并由函数名返回一个结果 可以调用其他函数，但不能调用任务 任务（task) 通常用于测试程序，或对硬件进行行为描述 可以包含时序控制（#延迟，@, wait） 可以有 input，output，和inout参数 可以调用其他任务或函数 task 定义 类似过程块描述 中间变量只能是寄存器类型 module top; …… task task_name; parameter_declaration; //参数声明 input_declaration; //输入声明 output_declaration; //输出声明 inout_declaration; //inout声明 reg_declaration; //内部变量声明 time_declaration; integer_declaration; event_declaration; begin statement; statement; end endtask initial task_name(argu_list); //任务调用 endmodule task调用： 只能在过程块内调用 变量列表按定义顺序 输入可以是任何类型及表达式 输出只能是寄存器类型 任务的简单例子 下面的任务中有输入，输出，时序控制和一个内部变量，并且引用了一个module变量，但没有双向端口，也没有显示。 任务调用时的参数按任务定义的顺序列出。 module mult (clk, a, b, out, en_mult); input clk, en_mult; input [3: 0] a, b; output [7: 0] out; reg [7: 0] out; always @( posedge clk) multme (a, b, out); // 任务调用 task multme; // 任务定义 input [3: 0] xme, tome; output [7: 0] result; wait (en_mult) result = xme * tome; endtask endmodule 注意a,b,out的类型 任务的主要特点 任务可以有input,output 和 inout参数 传送到任务的参量和与任务I/O说明顺序相同，尽管传送到任务的参量名称与任务内部I/O说明的名字可以相同，但在实际中这通常不好。参量名的唯一性可以使任务具有好的模块性。 可以在任务内使用时序控制 在Verilog中任务定义一个新范围（scope） 要禁止任务，使用关键字disable 从代码中多处调用任务时要小心，因为任务的局部变量的只有一个拷贝，并行调用任务可能导致错误的结果。在任务中使用时序控制时这种情况时常发生。 在任务或函数中引用调用module的变量时要小心，如果想使任务或函数能从另一个module调用，则所有在任务或函数内部用到的变量都必须列在端口列表中。 函数定义 module function_example; … function range or type name_of_function; parameter_declaration; input_declaration; reg_declaration; time_declaration; integer_declaration; real_declaration; event_declaration; begin statement; statement; end endfunction assign word = control ? name_of_function(argu_list) : 0; initial bye = name_of_function(argu_list); endmodule type: integer