基于边界描技术的TAP接口研究.pdfVIP

维普资讯 第29卷 第3期 计 算 机 工 程 2003年3月 M arch2003 ComputerEngineering vd 29 № 3 ． 工程应用技术与实现 · 文章编号：1o0o—3428(2oo3)o—o9—03 文献标识码：A 中图分类号：TP3n 基于边界扫描技术的TAP4J[- 研究 王让定，叶富乐，杜呈透 (宁波大学信息科学与工程学院，宁波315211) 摘 要：边界扫描机制是一种新型的vLSl电路测试及可测试性设计方法。该文在研究边界扫描体系结构和TAP接 口控制器的基础上，在一个 测试系统中，实现了基于JTAG规范的主TAP接 口设计。 关健词：可测试性设计；边界扫描 ；JTAG规范；TAP~ISI Research0fTAPInterfaceBased0nBoundary-scanTechnique WANG Rangding，YEFule，DU Chengtou (FacultyofInformationScienceandEngineering，NingboUniversity，Ningbo315211) [Abstract!Bound~y．scantechnique(BSn isanewandeffectivewayoftestnaddesignfortestabiliytforVLSIcircuitsOnthebasisofresearchon theboundary．scanrachitectureandTAPcontroller，thepaperimplementsadesing foraTAPinterfacebasedonJTAG specificationinatestsystem ． [KeywordslDesignfortestability；Boundrayscan；JTAGspecification；TAPinterface 随着电路技术进入超大规模集成 (vl—sI)时代，VLSI电 用，并得到了世界上绝大多数集成电路制造商和测试商的支 路的高度复杂性 以及多层印制板、表面封装(SMT)、园片规 持 ，如lnte180386r”EX和lnte180486以上处理器 ，Motorola公 模集成 (wst)和多芯片模块(MCM)技术在 电路系统中的运 司的680~,0徼处理器，Xilinx公司的XC3000以上系列FPGA， 用 ，都使得电路节点的物理可访问性正逐步削弱以至于消 TexasInstruction公司的C40系列DSP芯片，DEC的Alpha 失，电路和系统的可测试性急剧下降，测试开销在电路和系 2l164系列Risc芯片等，都支：J~JTAG1149．1规范。 统总开销中所占的比例不断上升，常规测试方法正面临着日 1．1边界扫描体系结构 趋严重的测试困难。 为实现边界扫描，每个被测芯片都必须在芯片引脚和该 在电路的逻辑设计完成后，通常是以手工的方式来加入 引脚所连接的芯片电路之间包含称为边界扫描单元的测试／ 可测试性(Testability)设计。激烈的市场竞争要求更短的设计 扫描电路。除与封装引脚和芯片的工作逻辑相连外，边界扫 开发周期 ，这样的可测试性设计方法 已成为严重的设计瓶 描单元也进行互联，在集成电路周围形成移位寄存器通路 。 颈。随着设计进入了以综合为基础的阶段，将测试与综合结 在正常的芯片操作过程中，数