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应用工程笔记 MT-200 亚洲技术支持中心 • 电话：4006-100-006 • 电子邮箱：china.support@ • 网址： 降低ADC时钟接口抖动 ADI公司应用工程部 POWER SUPPLY 引言 INPUT VREF 时钟接口阈值区间附近的抖动会破坏模数转换器(ADC) DATA ANALOG 的动态性能，本笔记简要介绍时钟考虑因素和降低抖 INPUT OUTPUT ADC 动技术。 CLOCK FPGA INPUT INTERFACE CONTROL 应用工程笔记教程系列 目录 时钟输入噪声2 频域图 3 时域图 2 相位域图4 压摆率影响3 时钟转换器解决方案5 修订历史 2012年1月—修订版0 ：初始版 Rev. 0 | Page 1 of 8 MT-200 时钟输入噪声 时钟接口阈值区间附近的抖动会破坏模数转换器(ADC)的 时域图 时序。例如，抖动会导致ADC在错误的时间采样，造成对 模拟输入的误采样，并且降低器件的信噪比(SNR)。降低 抖动有很多不同的方法，包括改进时钟源、滤波、分频和 时钟电路硬件。本文对如何改进时钟系统提出了一些建 议，旨在实现最佳ADC性能。 dV 时钟和ADC之间的电路噪声是时钟抖动的根本原因。随机