数字IC可测性设计及其EDA流程 - Read.PDF

维普资讯 第30卷第4期 电 子 工 套 师 Vo1．30No．4 2004年 4月 ELECTRONIC ENGINEER Apr．2004 数字 IC可测性设计及其 EDA流程 李正光。一，雷 加 (1．怀化学院物理系，湖南省怀化市418008； 2．桂林电子工业学院电子工程系，广西壮族 自治区桂林市541004) 【摘 要】 介绍了数字IC可测性设计 (DFT)的概念和方法及其在电子设计 自动化(EDA)环境 中的实现流程。DFI实质上就是在设计时更改或添加设计结构和模块，使之能够满足测试的需要 。 它的 目标包括 ：所设计的电路和系统易于测试 ；由此设计所引起的附加硬件应尽可能少；电路 的附加 部分对原来电路的性能影响应尽可能少；设计方法的适应面要广。着重介绍了内建 自测试DFI、内扫 描 D兀’、边界扫描 DFI、IEEEP1500——嵌入式核的测试标准。 关键词：可测性设计 ，IC测试 ，电子设计 自动化 (EDA) 中图分类号：TN407 HocDFI)和DFI的结构化设计(structuredDFI)两大 0 引 言 类 。 由于电子设计 自动化(EDA)的广泛应用，以及微 DFI的专项设计是按功能基本要求设计系统和电 电子技术的迅猛发展和组装工艺的不断更新，数字 IC 路，采取一些比较简单易行的措施，使它们的可测性得 的门数已达千万门以上，线宽已达 0．1 m以下，时钟 到提高。其设计技术主要包括：减少冗余电路，少用异 速率 已迈进 GHz级，各种超过 500引脚、脚间距小于 步电路，时钟电路隔离，增加 内部可控点和可观测点。 0．2mm的PGA和BGA等高密度封装 已非常常见；多 虽然这些方法在一定程度上改善了电路的可测性，但 层电路板、表面安装器件、MCM等组装工艺的应用使 存在 以下问题：其效果还是十分有限，且对于时序电路 得电路组装形式更趋微型化。这些变化带来了测试问 其实施起来会出现某些困难；其最大问题是必须增加 题的复杂化，使用常规的物理接触式测试手段已难以 电路的原始输入(可控点)和原始输出(可观测点)，然 解决。针对这种情况，电子测试的研究方向也从传统 而对于芯片或电路板，其引出脚却总是有限的；不具备 物理接触式测试方法发展到了研究在电子系统甚至芯 系统性和 自动化的特点，其具体实施与设计者的经验 片设计时就考虑系统测试问题的新兴设计方法——可 有关，因而不便于EDA实现。 测性设计 (D兀_1一 desi fortestability)¨]。 DFI的结构可测性设计是指从可测性的观点对电 可测性就是在预定的开销和时间范围内，如果一 路的结构提出一定的设计规则，使电路的测试容易实 个电路的测试代码集合的产生、评估和使用可以满足 现。目前，可测性的结构化设计方法很多，主要有内扫 预定的故障检测、故障定位和测试执行的要求，则该电 描测试法(scandesign)、内建 自测试方法、边界扫描 路是可测的。可测性有可隔离性、可控性、可观察性 3 方法和静态电流(IDDQ)测试方法。其中，内扫描测试 个基本要素。可隔离性是指在测试状态和正常工作之 法包括扫描通路法、电平灵敏度扫描法、随机存取扫描 间，应能通过测试逻辑隔离开。在测试时，外界不能干 法和扫描置入法 。这些方法的基本思想大多是针对时 扰测试的进行；在非测试状态，测试逻辑也不能影响正