蛇行延迟线在高速数位电路中之共模杂讯和S 参数对 - 专题周记系统.PDFVIP

逢甲 大 學 通 訊 工程 學 系 專 題 研 究計 畫 書 蛇行延遲線在高速數位電路 中 之共模雜訊和 S 參數對訊 號完整性 (SI)的影響比較 專題指導老師：林漢年 老師 專 題 生：D0182421(通訊四乙、劉信甫) 中 華 民 國 一 ○ 四 年 十 二 月 六 日 中文摘要 現今高速數位系統，體積小是一大趨勢，因此，在設計電路時， 不得不考慮如何去縮小電路所佔用之面積。但在縮小電路所佔用之面 積的同時，亦使訊號在傳輸之過程中不讓訊號失真或是失真不嚴重， 使系統仍可以正常工作並判斷訊號，在這樣的需求下，蛇行線則是常 被使用於設計中。 本篇論文將先從探討電磁相關的一些基本概念，例如特性阻抗、 傳輸線原理，再來從探討信號完整性的相關理論開始 ，探討一些有關 訊號完整性的 基礎理論與介紹，理解一些傳輸訊號經常會碰到的串音 干擾、同步切換雜訊等訊號號完整性問題，並學習一些信號完整性的 設計準則，接著擁有概念和工具後，開始探討蛇行線在高速數位電路 印刷電路板中之信號完整性效應。配合CST 和 HFSS模擬軟體來預 測其電路之行為，由於其結構主要的雜訊來源是傳輸線間的串音雜訊 和電子飄移等因素 ，因此將改變其結構參數並探討各種不同參數對於 串音雜訊 大小等因素的影響，最後利用時域與頻域下的實驗結果來針 對模擬與理論的驗證，最後設計出一個理想且實用的蛇行延遲線。 I 目錄 中文摘要 I 目錄 II 圖目錄 III 表目錄IV 第一章 研究背景與目的 1 1.1研究背景 1 1.2研究目的 2 1.3預期完成工作項目 3 1.4時程規畫 4 第二章 研究方法與步驟 5 2.1 方法7 2.2 步驟8 第三章 實驗結果 9 3.1微帶線圖 9 3.2蛇線結構尺寸 12 3.3 模擬結果分析圖13 第 四章 結論16 第 五章 參考文獻17 II 圖目錄 圖 1 :蛇行延遲線 - 2 圖 2 : CST電磁模擬軟體 5 圖 3 :AppCAD模擬軟體 6 圖 4 :微帶線尺寸數據模擬 7 圖 5研究流程圖: 8 圖 6 原始蛇線圖: 9 圖 7第一次更改蛇線圖: 9 圖 8第二次更改蛇線圖: 10 圖 9第三次更改蛇線圖: 10 圖 10第四次更改蛇線圖: 11 圖 11第五次更改蛇線圖: 11 圖 12 :共模雜訊分析圖 13 圖 13 : Sc2d1 參數分析圖 13 圖 14 : Sd2d 1 參數分析圖 14 圖 15 : Sd1d1 參數分析圖14 III 第一章 研究背景與目的 1.1研究背景 隨著製程技術的不斷發展與晶片複雜度的持續提升，半導體技術 日新月異，目前的 IC製程技術已發展至奈米規模，甚至更先進的晶片 產品問世，隨著製程技術的演進，電晶體尺寸、線寬和線間距都將進 一步縮小，印刷電路板在成本考量下，板層數也越來越少，使得系統 上的信號完整性(Signal Integrity, SI)受到很大