一：前言二：电源的完整性.PDF

一：前言 随着PCB 系统的向着高密度和高速度的趋势不断的发展，电 源的完整性问题，信号的完整性问题（SI ），以及EMI ，EMC 的问题 越来越突出，严重的影响了系统的性能甚至功能的实现。所谓高速并 没有确切的定义，当然并不单单指时钟的速度，还包括数字系统上 升沿及下降沿的跳变的速度，跳变的速度越快，上升和下降的时间 越短，信号的高次谐波分量越丰富，当然就越容易引起 SI ，EMC ，EMI 的问题。本文根据以往的一些经验在以下几个方面对 高速PCB 的设计提出一些看法，希望对各位同事能有所帮助。  电源在系统设计中的重要性  不同传输线路的设计规则  电磁干扰的产生以及避免措施 二：电源的完整性 1 ． 供电电压的压降问题。 随着芯片工艺的提高，芯片的内核电压及 IO 电压越来越小，但 功耗还是很大，所以电流有上升的趋势。在内核及电压比较高， 功耗不是很大的系统中，电压压降问题也许不是很突出，但如果 内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是 0.1V 的压降都是不允许的，比如说ADI 公司的 TS201 内核电压只 有 1.2V ，内核供电电流要2.68A ，如果路径上有0.1 欧姆的电阻 ， 电压将会有0.268V 的压降，这么大的压降会使芯片工作不正常。 如何尽量减小路径上的压降呢？主要通过以下几种方法。 a ：尽量保证电源路径的畅通，减小路径上的阻抗，包括热 焊盘的连接方式，应该尽量的保持电流的畅通，如下图 1 和图 2 的比较，很明显图2 中选择的热焊盘要强于图1 。 b ：尽量增加大电流层的铜厚，最好能铺设两层同一网络的 电源，以保证大电流能顺利的流过，避免产生过大的压降，关于 电流大小和所流经铜厚的关系如表1 所示。 （表1） 1 oz.铜即 35 微米厚，2 oz.70 微米, 类推 举例说，线宽0.025 英寸 ，采用2 oz.盎斯的铜，而允许温升 30 度 ， 那查表可知 ， 最大安全电流是 4.0A 。 2 ． 同步开关噪声的问题。 同步开关噪声 （Simul aneous Switch Noise ，简称SSN ）是 指当器件处于开关状态 ，产生瞬间变化的电流（di/d ），在经过回 流途径上存在的电感时，形成交流压降，从而引起噪声 ，所以也称 为 Δi噪声 。开关速度越快，瞬间电流变化越显著 ，电流回路上的电 感越大，则产生的 SSN 越严重。基本公式为 ： VSSN=N·LLoop·(dI/dt) 公式 1 。 其中 I 指单个开关输出的电流，N 是同时开关的驱动端数 目 ， LLoop 为整个回流路径上的电感 ，而VSSN 就是同步开关噪声的大小。 如果是由于封装电感而引起地平面的波动 ，造成芯片地和系统 地 不 一 致 ， 芯 片 的地 被 抬 高 这 种 现 象 我 们 称 为 地 弹 （Groundbounce）。同样 ，如果是由于封装电感引起的芯片和系统电 源被降低 ，就称为电源反弹 （PowerBounce）。如果芯片内部多个驱 动同时开关时，会造成很大的芯片电源电压的压降和地平面的抬高 ， 从而造成芯片的驱动能力的降低 ，电路速度会减慢 。由公式 1 可知减 小回路电感可以减小VSSN ，其中回路电感 包括芯片管脚的寄生电感 ， 芯片内部 电源和芯片内部地的电感 ，系统的电源和地的电感 ，以及 信号线 自身的电感 ，这四部分组成 。所以见小VSSN 的办法主要有以 下几种方式。 a : 降低芯片内部驱动器的开关速率和同时开关的数目，以减 小di/d ，不过这种方式不现实，因为电路设计的方向就是更快， 更密。 b : 降低系统供给电源的电感 ，高速电路设计中要求使用单 独的电源层，并让电源层和地平面尽量接近 。 c :降低芯片封装中的电源和地管脚的电感 ，比如增加电源/ 地的管脚数 目，减短引线长度，尽可能采用大面积铺铜。 d :增加电源和地的互相耦合电感也可以减小回路总的电感 ， 因此要让电源和地的管脚成对分布 ，并尽量靠近 。 3. 地的分割原则 任何一根信号线中的电流都要通过和它临近的地平面来回到它的 驱动端 ，所以我们进行地的分