补充_存储器扩展和地址译码.ppt

补充： 存储器扩展 和 地址译码 ?例1 例1：存储器 6264 8KB 芯片工作在 F0000H—F1FFFH内存空间，画出和系统的连线图(全译码法)。 ?例1(续) ?例2 例2：存储器6264 8KB 芯片工作在80000H—81FFFH内存空间，画出和系统的连线图。 ?例2(续) * * 6264 地址线：A0---A12 数据线：D0---D7 WE* OE* CS2 接+5V电源 CS1 高位地址译码 系统总线： 地址线：A0---A12 数据线：D0---D7 WR* RD* 全地址译码方式 A19 A18 A17 A16 A15 A14 A13 A12 A11 A0 … 1 1 1 1 0 0 0 0 0 … 0 … 0 0 … 1 1 1 … 1 F0000H F0001H … F1FFFH D0~D7 A0~A12 A19 A18 A17 A16 A15 A14 A13 D0~D7 A0~A12 WE OE CS2 CS1 ＋5V ○ ﹠ 1 ○ 1 ○ 1 ○ CPU 6264 WR RD A19 A18 A17 A16 A15 A14 A13 A12 A11 A0 … 1 0 0 0 0 0 0 0 0 … 0 … 0 0 … 1 1 1 … 1 80000H 80001H … 81FFFH D0~D7 A0~A12 WR RD A19 A18 A17 A16 A15 A14 A13 D0~D7 A0~A12 WE OE CS2 CS1 ＋5V 1 ○ CPU 6264 ≥1 全地址译码方式 线选法 A19 A18 A17 A16 A15 A14 A13 A12 A11 A0 … 0 0 0 … 0 … … …… 0 … 00000H 00001H … 7FFFFH 0 0 … 0 … … …… 1 1 1 … 1 … … …… 1 ?例2(续) D0~D7 A0~A12 A19 A18 A17 A16 A15 A14 A13 D0~D7 A0~A12 WE OE CS2 CS1 ＋5V CPU 6264 WR RD 局部地址译码方式 A19 A18 A17 A16 A15 A14 A13 A12 A11 A0 … 1 0 0 0 0 0 0 … 0 … 0 0 … 1 1 1 … 1 0 0 1 1 80000H ~ 81FFFH 84000H ~ 85FFFH A0000H ~ A1FFFH A4000H ~ A5FFFH D0~D7 A0~A12 A19 A18 A16 A15 A13 D0~D7 A0~A12 WE OE CS2 CS1 CPU 6264 ○ ﹠ 1 ○ · WR RD 1 ○ 1 ○ 1 ○ 1 ○ 例3：4KB RAM的连接（用RAM芯片2114组成） (1)已知2114的容量为：1024×4；计算出所需的芯片数； (4K/1024)×(8/4) (2)构成数据总线所需的位数和系统所需的容量； (3)控制线、数据线、地址线的连接：有线选方式、局部译码选择方式和全局译码选择方式之分。 ?例3 用2114芯片组成4K RAM 线选控制译码结构图 A9 ～ A0 D7 ～ D 0 A9 ～ A0 CS OE 2114 WE D7 ～ D4 A9 ～ A0 D7 ～ D0 A9 ～ A0 CS OE 2114 WE D7 ～ D4 A9 ～ A0 D7 ～ D0 A9 ～ A0 CS OE 2114 WE D7 ～ D4 A9 ～ A0 D7 ～ D0 A9 ～ A0 CS OE 2114 WE D7 ～ D4 A13 A12 A11 A10 A9 ～ A0 D7 ～ D0 WE RD ?例3(续) 线选译码方式地址分布(地址有重叠) A15 A14 A13 A12 A11 A10 地址分布 0 0 1 1 1 0 第一组： 3800H~3BFFH 0 0 1 1 0 1 第二组： 3400H~07FFH 0 0 1 0 1 1 第三组： 2C00H~2FFF