第4章 触发器2016.pptVIP

* 【题4.5】如图4-38给出了主从SR触发器的CLK、R、S及异步置1端SD’的波形，异步清零端RD’=1，请画出Q和Q’端的波形。 解： * 【题4.6】如图4-39给出了主从JK触发器的CLK、J、K的波形，请画出Q和Q’端的波形。设触发器初始状态为Q=0。 解： * 【题4.7】如图4-40所示为主从JK触发器的CLK、J、K端的波形，请画出Q和Q’端的波形。设触发器初始状态为Q=0。 解： * 【题4.8】如图4-41给出了边沿触发的JK触发器的逻辑符号图（下降沿触发）及CLK、J、K端的波形，请画出Q和Q’端的波形。设触发器初始状态为Q=0。 解： * 【题4.9】如图4-42给出了边沿触发的JK触发器的逻辑符号图（上升沿触发）及CLK、J、K端的波形，请画出Q和Q’端的波形。设触发器初始状态为Q=0。 解： * 【题4.10】如图4-43给出了边沿触发的D触发器的逻辑符号图（上升沿触发）及CLK、D端的波形，请画出Q和Q’端的波形。设触发器初始状态为Q=0。 解： * 【题4.11】如图4-44中各触发器电路的特性方程，然后画出在连续时钟信号CLK作用下的触发器Q端波形。设触发器初始状态为Q=0。 解： （1）Q*=1；（置1、上升沿） （2）Q*= Q’ （翻转、上升沿） （3）Q*= Q（保持、下降沿） * （4）Q*=JQ’+K’Q= (Q)Q’+(Q’)’Q=Q （保持、上升沿） （5）Q*= JQ’+K’Q= (Q)Q’+(1)’Q=0 （置0、上升沿） （6）Q*= JQ’+K’Q= (Q’)Q’+(1)’Q =Q’ （翻转、上升沿） * （7）Q*=Q’  （构成TFF，T=1：翻转、下降沿） （8）Q*= Q （构成TFF，T=0：保持、下降沿） （9）Q*= JQ’+K’Q= (Q’)Q’+(Q)’Q = Q’ （翻转、下降沿） * （10）Q*=TQ’+ T’Q= (Q’)Q’+(Q’)’Q=1（置1、下降沿） （11）Q*=TQ’+ T’Q=Q’ （翻转，上升沿） * 【题4.12】列出图4-45电路的特性方程，根据图中给出A、B端波形画出Q和Q’端的波形。设触发器初始状态为Q=0。 解： 求解T’FF特性方程：Q*=TQ’+ T’Q = (A⊕B)Q’+(A⊕B)’Q = A⊕B⊕Q (上升沿动作) *  推铁圈： “0 J” * The first electronic flip-flop was invented in 1918 by William Eccles and F. W. Jordan REF: /Flip-flop+(electronics)，表明“触发”是指的是存储动作或存储的过程。三. 练习题5,6,8,11 * 74279是4基本SR触发器。输出状态说明：0态,1态。 * 解释Q*和Q的含义，并说明均可以取0和1态。在黑板上分析工作原理。 * 说明什么样子的动作特点更好，有节奏，抗干扰能力强，就是作用时间短；也意味着可控性强；可以多次变化，但必须是可控的。 * 1）介绍时钟信号：矩形脉冲信号，有周期性，每个周期由高/低电平和上升/下降沿构成。 2）信号作用，时钟信号：决定FF何时动作(When)，输入信号：决定FF如何动作(How)。 * 异步信号在CLK=0时加入，在CLK=1之前撤销。 * 先按照基本结构画输出波形（就是粉色区域也工作，简要提一下），然后在画出同步结构波形，两者对比。2016.4 * 阴影：状态不定区域。原生态：没有本质上的，带时钟的集成触发器没有（或少有）SR类型 * 以上芯片都有现成的PDF文件，7475和7477都是四同步DFF，只是7475是Q和Q’同时输出（双边输出/互补输出/双轨输出），而7477是单轨/单边输出的2013.11.04；显然互补输出感觉更舒服一些 * * * 在黑板上辅助推导分析 * * * 强调说明输入信号作用的时间越来越短，越短越好，受干扰的可能性小，即抗干扰能力强 可以讲一讲 * 题号红色为作业题 * 题号红色为作业题 * J=J1J2 K=K1K2 补充1：具有多输入信号的触发器 7472多输入端主从JKFF * CLK=1期间，主FF的一次变化现象降低了主从JKFF的抗干扰能力。 要求J、K信号在CLK上升沿前加入，且在CLK=1期间保持不变。（对主从SRFF亦如此要求） 补充3：