第3章 VHDL程序初步—程序结构.pptVIP

3.3 结构体描述方式 3.3.3 结构描述方式 【例3-11】2输入与非门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY xnor2 IS PORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END; ARCHITECTURE behavioral OF xnor2 IS BEGIN c=NOT(a AND b); end behavioral; 3.3 结构体描述方式 3.3.3 结构描述方式 【例3-12】结构描述的8位数据比较器 IBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY comparator_structural IS PORT(a,b:IN STD_LOGIC_VECTOR(7 DOWNTO 0); g:OUT STD_LOGIC); END; ARCHITECTURE behavioral OF comparator_structural IS COMPONENT xnor2 PORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END COMPONENT; COMPONENT my_and8 PORT(a,b,c,d,e,f,g,h:IN STD_LOGIC; y:OUT STD_LOGIC); END COMPONENT; 3.3 结构体描述方式 3.3.3 结构描述方式 SIGNAL temp:STD_LOGIC_VECTOR(0 TO 7); BEGIN U0:xnor2 PORT MAP(a(0),b(0),temp(0)); U1:xnor2 PORT MAP(a(1),b(1),temp(1)); U2:xnor2 PORT MAP(a(2),b(2),temp(2)); U3:xnor2 PORT MAP(a(3),b(3),temp(3)); U4:xnor2 PORT MAP(a(4),b(4),temp(4)); U5:xnor2 PORT MAP(a(5),b(5),temp(5)); U6:xnor2 PORT MAP(a(6),b(6),temp(6)); U7:xnor2 PORT MAP(a(7),b(7),temp(7)); U8:my_and8 PORT MAP(a=temp(0),b=temp(1),c=temp(2),d=temp(3),e=temp(4), f=temp(5),g=temp(6),h=temp(7),y=g); END behavioral; 3.4 D触发器的VHDL描述 3.4.1 D触发器的VHDL描述 D触发器的真值表 输入D 时钟CLK 输出Q × 0 不变 × 1 不变 0 上升沿 0 1 上升沿 1 3.4 D触发器的VHDL描述 3.4.1 D触发器的VHDL描述 【例3-13】使用信号属性函数描述的上升沿D触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff1 IS PORT(clk:IN STD_LOGIC; d:IN STD_LOGIC; q:OUT STD_LOGIC); END; ARCHITECTURE bhv OF dff1 IS BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN q=d; END IF; END PROCESS; END; 3.4 D触发器的VHDL描述 3.4.1 D触发器的VHDL描述 【例3-14】使用WAIT语句描述的上升沿D触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff1 IS PORT(clk:IN STD_LOGIC; d:IN STD_LOGIC; q:OUT STD_LOGIC); END; ARCHITECTURE bhv OF dff1 IS BEGIN PROCESS BEGIN WAIT UNTIL clk=1; q=d; END PROCESS; END; 3.4 D触发器的VHDL描述 3.4.1 D触发器的VHDL描述 【例3-15】使用上升沿检测函数描述的上升沿D触发器 LIBRARY