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2017-05-31 发布于河南
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第2讲-Verilog HDL基础1.pdf

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第2讲-Verilog HDL基础1

第2讲Verilog HDL 基础 2.1 组合电路的Verilog HDL描述 4选1数据选择器- Verilog HDL描述1 本讲主要通过各种编程实例简要介绍Verilog 数据选择器的Verilog HDL描述 module mux41a (a,b,c,d,sl,s0,y); 模块名(端口名) HDL设计模块的基本结构、基本语法知识以及各种例：4选1数据选择器 input s1, s0；类型电路及系统设计的实现方法。逻辑功能表 input a，b，c，d；端口说明 s0 output y；组合电路的Verilog HDL描述 wire y；数据类型定义时序电路的Verilog HDL描述 assign y=(~s1~s0a) 模块化结构设计方法 |(~s1s0b) 电路模块的逻 s0 |(s1~s0c) 辑功能描述段 y s s a +s s b +s s c +s s d |(s1s0d); 1 0 1 0 1 0 1 0 endmodule

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