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FPGA硬件电子琴对应程序
Cot——pro的程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_Arith.ALL;
USE IEEE.STD_LOGIC_Unsigned.ALL;
ENTITY cot_pro IS
Port
( clk_in:IN STD_LOGIC;
cot_in:IN STD_LOGIC_VECTOR(11 DOWNTO 0);
clk_out:OUT STD_LOGIC
);
END;
ARCHITECTURE Devider OF cot_pro IS
SIGNAL Counter:INTEGER RANGE 0 TO 4095;
SIGNAL cot_end:INTEGER RANGE 0 TO 4095;
SIGNAL Temp:STD_LOGIC :=0;
BEGIN
cot_end = CONV_INTEGER (cot_in);
PROCESS(clk_in)
BEGIN
IF RISING_EDGE(clk_in) THEN
if cot_in=x000 then Temp=1;
elsif Counter=cot_end-1 THEN
counter=0;
Temp=Not Temp;
ELSE
Counter=Counter+1;
END IF;
END IF;
END PROCESS;
clk_out=Temp;
END;
Key_c的程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_Arith.ALL;
USE IEEE.STD_LOGIC_Unsigned.ALL;
USE IEEE.NUMERIC_STD.ALL;
entity key_c is
port(
key : in STD_LOGIC_VECTOR(7 downto 0);
c : out STD_LOGIC_VECTOR(11 downto 0)
);
end key_c;
--}} End of automatically maintained section
architecture rtl of key_c is
signal c_r: std_logic_vector(11 downto 0);
signal key_r: std_logic_vector(7 downto 0);
begin
key_r= key;
process(key_r)
begin
if key_rthen c_r=x000; --25k 0
elsif key_rthen c_r=xfa9; --523.3 m1
elsif key_rthen c_r=xdf4; --587.3 m2
elsif key_rthen c_r=xbc9; --659.3 m3
elsif key_rthen c_r=xbbc; --698.5 m4
elsif key_rthen c_r=xa72; --784 m5
elsif key_rthen c_r=x94f; --880 m6
elsif key_rthen c_r=x84c; --987.8 m7
elsif key_rthen c_r=x7d6; --1045.5 h1
else c_r=x000; --25k 0
end if;
end process;
c=c_r;
end rtl;
Zhengfen的程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_Arith.ALL;
USE IEEE.STD_LOGIC_Unsigned.ALL;
ENTITY zhengfen IS
Port
(clk_in:IN STD_LOGIC;
clk_out:OUT STD_LOGIC
);
E
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