第4章vhdl描述风格.pptVIP

VHDL的描述方式 掌握结构体三种不同的描述风格： 结构体对基本设计单元的输入输出关系可以有三种描述方式： 行为描述、数据流描述、结构描述 三种描述风格从不同角度对硬件系统进行描述，各自具有独特的特点。 数据流描述 数据流描述也叫RTL的描述方式，采用寄存器硬件一一对应的直接描述，或者采用寄存器之间的功能描述。 RTL描述方式建立在并行信号赋值语句描述的基础上，描述数据流的运动路径、运动方向和运动结果。 RTL描述方式是真正可以进行逻辑综合的描述方式。 RTL描述方式既可描述时序电路，又可描述组合电路。 一位全加器的数据流描述。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY ADDER1B IS PORT(A，B，C_IN：IN BIT； SUM，C_OUT：OUT BIT)； END ADDER1B ； ARCHITECTURE ART OF ADDER1B IS SUM= A XOR B XOR C_IN； C_OUT=(A AND B)OR (A AND C_IN) OR (B AND C_IN)； END ART； 结构级描述方式 结构描述方式是描述该设计单元的硬件结构，即该硬件是如何构成的。 在多层次的设计中，常采用结构描述方式在高层次的设计模块中调用低层次的设计模块，或者直接用门电路设计单元构造一个复杂的逻辑电路。 编写结构描述程序可模仿逻辑图的绘制方法。 结构描述方式通常采用元件例化语句和生成语句编写程序。 * * 行为级描述，也称为算法级描述，它不是对某一个器件的描述，而是对整个设计单元的数学模型描述，所以属于一种高层次描述方式。 看个例题吧！！！ 例：如图所示的全加器，其功 能真值表已经给出，写出它的 行为描述。 全加器 x y C_out sum C_in 例:基于全加器真值表采用行为描述方式设计的全加器（1位二进制数全加） LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY full_adder IS GENERIC（tpd : TIME := 10 ns）； PORT（x，y，c_in : IN STD_LOGIC; Sum, c_out : OUT STD_LOGIC); END full_adder; ARCHITECTURE behav OF full_adder IS BEGIN PROCESS (x, y, c_in) VARIABLE n: INTEGER range 0 to 3; CONSTANT sum_vector: STD_LOGIC_VECTOR (0 TO 3) := “0101”; CONSTANT carry_vector: STD_LOGIC_VECTOR (0 TO 3) := “0011”; 输入 输出 c_in x y c_out sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 BEGIN n := 0; IF x = ’1’ THEN n := n+1; END IF; IF y = ’1’ THEN n:=n+1; END IF; IF c_in = ’1’ THEN n:=n+1; END IF; -- (0 TO 3) sum = sum_vector (n);