基于CPLD的多功能数字钟的设计.pdfVIP

第23卷 第3期 仪器仪表用户 EIC Vo1．23 20l6年3月 NSTRUMEN 10N 2016 No．3 基于CPLD的多功能数字钟的设计 车玮 (西北师范大学 知行学院计算机与电子信息工程系，兰州 730070) 摘 要 ：文中简述了一种基于CPLD的多功能数字钟的设计方案。所有电路都 固化在一片CPLD芯片中，电路结 构简单、控制方便 ，资源利用率高，成本低 ，调试比较容易。采用VHDL~原理图相结合 的设计输人方式，在 MAXPLUSII开发环境下完成设计、编译和仿真。 关键词：VHDL；可编程逻辑器件；MAXPLUSII 中图分类号：TH 文献标识码：A 文章编号：1671-1041(2016)03-0016-04 DesignofMultifunctonDigitalClockBasedonCPLD Che耽 f (ZhixingCollege，NorthwestNormalUniversity，Lanzhou，730070，China) Abstract：Thisarticlebrieflyintroudueesadesignschemeofmuhifunctionaldigitalclockbased0nCPLD．Allcircuitsare curedinaCPLDchip．Thecircuitissimpleinstructure，easytocontrol，andhashig【hresourceutilization，lowcost，whichiseasy todebug．Thedigitalclockisdesigned，compiledaswellassimulatedundermaxplusIIdevelopmentenvironment，applyingthe designinputmethodoftheschemecombiningbothVHDLandblockdiagramtogether． Keyw ords：VHDL；CPLD；maxplusI1 0 前言 GDF文件框图下载到 MAXPLUSII的EPM7128LSC84-- 15 芯片中，再加入控制按键 、CLK时钟信号、蜂鸣器等一些 复杂 的可编程逻辑器件 fComplexProgrammableLogic 外电路就可以实现。 Divices，CPLD)是一种用户根据各 自需要而 自行构造逻辑 功能的数字集成电路。借助集成开发软件平台，用原理图、 2 系统设计方案 硬件描述语言等方法，生成相应的目标文件 ，通过下载电 2．1系统设计流程图 缆将代码传送到 目标芯片中，实现设计的数字系统。本文 通过使用结构简单、控制方便、资源利用率高的CPLD设 计实现了一款多功能数字钟。该款数字钟不仅能够显示时 间，还具有报时与闹钟功能。 1 设计任务分析 设计一个计时范围为0．0Is至 1h的秒表。首先，需要 获得一个比较精确的计时基准信号，秒信号可以通过人工 调制分频器的所分频率来取得。其次，除了需要对每一个 计时器设置清零信号输入外 ，还需要在5个计数器设置时 图 1 系统设计流程 图 钟使能控制信号，以便作为秒表的计时起停控制开关。并 Fig．1 System designflow 且还要设计出时钟控制电路 、时钟译码显示电路、闹铃电 在系统设计的过程中，首先要