《数字电子技术基础第二版》5.7时序逻辑电路.pptVIP

5.7 基于MSI时序逻辑电路的设计 上页 下页 后退 模拟电子 数字电子技术基础 上页 下页 返回 时序逻辑电路功能块设计流程与组合逻辑电路功能块设计流程基本相同。 5.7.1 时序脉冲发生电路 时序脉冲发生电路是能够循环产生一组或多组时序信号的时序电路，它可以用移位寄存器或计数器构成。 在数字控制系统和计算机中，常需要一种按时间顺序逐个出现的节拍控制脉冲，以协调各部分的工作。能产生节拍脉冲的电路称为脉冲顺序分配器。 利用计数器来设计N路脉冲顺序分配电路，可选用N进制计数器，把计数器的输出接到数据分配器的地址输入端，即可在分配器的输出端获得所需要的脉冲信号。 时序脉冲发生电路大致可分为计数器型和移位寄存器型两类。 1. 计数器型脉冲顺序分配器 [例1] 试用计数器和译码器设计一个能产生如图所示波形的脉冲顺序分配器。 [解] (1) 把电路分成计数器和数据分配器。功能框图 (2) 选择适当的集成器件，设计各功能块内部的电路。 由于需要3位二进制计数器，选用74LS161来实现。需要原码输出的3-8译码器，选74 LS 138，输出加非门反相。 (3) 画出逻辑电路图 (a) 功能框图 (b) 电路图 将移位寄存器的输入和输出经过适当的反馈连接，可构成移位寄存器型脉冲顺序分配器。它产生按时间顺序依次出现在各输出端的控制脉冲。 2. 移位寄存器型时序脉冲发生器 移位寄存器型时序脉冲发生器框图 可以产生任意次序的四位二进制码。 移位寄存器型时序脉冲发生器框图 是由一个4位移位寄存器及一个次态译码器组成。 次态译码器的输入取自移位寄存器的输出Q3Q2Q1Q0，其输出作为串行输入数据DSR和DSL，通过M1M0控制寄存器的移位和工作状态。通过改变次态译码电路就可以改变脉冲序列。 次态译码器的作用是根据寄存器现态输出决定其次态输出。 [例2] 设计一时序电路，产生表中所示的脉冲序列。 0 1 2 3 4 5 6 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 CP 态序表 移位寄存器可以选择74LS194。将DSR根据需要置0或置1，靠数据右移，即可获得给定脉冲序列。 [解] (1) 把电路划分成移位寄存器和次态译码电路。 (2) 选择适当的集成器件，设计各功能块内部的电路。 列出译码电路的真值表 画出DSR的卡诺图 化简得 (3) 画出逻辑电路图以及工作波形图 CP 1 2 3 4 5 6 7 8 DSR Q0 Q1 Q2 Q3 74194 CP M1 M0 CP 0 1 DSL Q0 Q1 Q2 Q3 [例3] 试用同步二进制计数器74161和4位数值比较器CC14585设计一个可变进制计数器，要求计数器的模数由控制信号C3C2C1C0决定。 [解] (1) 分析设计要求 5.7.2 一般时序电路的设计 由于74161是4位二进制计数器，利用CC14585 4位数值比较器设计一个反馈清零电路，即可实现2~15进制计数器。将计数器的输出Q3Q2Q1Q0和控制信号C3C2C1C0分别作为比较器的2组输出信号，利用比较器的相同输出信号YA=B作为计数器的复位信号，即可实现可变进制计数器。 (2) 电路原理图