《数字电子技术基础第二版》8.2半导体存储器与可编程逻辑器件.ppt

上页 下页 后退 模拟电子 8.2.3 RAM的读写时序 1. RAM的读出时序 SRAM读出过程时序图 读出过程： (1) 欲读数据的地址加到RAM的地址输入端; (2) 读写信号一直保持高电平读状态； (3) 在CS端加入有效的片选低电平信号，延时tCO 后，在 I/O 端会出现欲读的数据信号； 图中tRC是RMA两次读操作之间的最小时间间隔，即RAM的读周期。 (4) 使CS无效，再经过一小段延时后，I/O 端回到高阻状态，完成本次读操作。 SRAM写入过程时序图 2. RAM的写入时序 写入过程： (1) 欲写入数据的地址加到RAM的地址输入端 (3) 将欲写入的数据加到数据输入端 (2) 在CS端加入有效的片选低电平信号 (5) 使CS无效，完成本次操作，经延时twR和tDH 后，可以改变地址信号和写入数据。 (4) 读写信号R/W变为低电平，保持一段时间tWP，以确保数据的可靠输入。 注意：延时tAA和tDW必须同时满足芯片参数的要求。 tWC为 RAM的写周期，两次写操作之间的最小时间隔。 对于大多数RAM的读写周期相同，tWC = tRC 。 DRAM的读写过程： DRAM的读写过程与SRAM基本相似，但行和列地址是分时送入的。 读写过程时序图 读写过程： (1) 先送入欲写入数据的行地址信号 (2) 地址信号稳定后，利用行选通信号RAS的下降沿，把行地址信号存入行地址锁存器。 (3) 再送入欲写入数据的列地址信号 (4) 列地址信号稳定后，利用行选通信号CAS的下降沿，把行地址信号存入行地址锁存器。 8.2.4 集成RAM 举例 62256是一种存储容量为32K?8的SRAM，它采用28脚双列直插封装。 62256逻辑符号 地址输入 输入输出 15个地址输入端A0~ A14 8个数据输入/输出端I/O0~ I/O7 一个片选输入端CS 一个输出允许端OE 一个读写控制端WR 方式 I/O 1 0 0 0 × 1 0 × × 0 × 1 Z DO DI Z 无片选 读 写 禁止输出 62256的功能表 62256逻辑符号 地址输入 输入输出 8.2.5 RAM的扩展 RAM的扩展分字扩展和位扩展。 1. 位扩展连接 (3) 数据端各自独立，每一个I/O为一位二进制数码。 用位数较少的RAM芯片组成位数较多的存储器,其连接方法： (1) 把这些相同芯片的地址输入端都分别连在一起。 (2) 芯片的片选控制端和读/写控制端也分别连在一起。 用8个256?1的RAM芯片组成256?8的存储器的连接图 2. 字扩展连接 用位数相同的RAM芯片组成字数更多的存储器 。 4片256?8RAM芯片组成1024?8存储器的连接 如果字数和位数都不够时,可以进行复合扩展连接，即首先进行位扩展，然后再进行字扩展连接。 3. 复合扩展 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 数字电子技术基础 上页 下页 返回 8.2 随机存储器 8.2.1 RAM 的结构 RAM的一般组成： 存储矩阵 地址译码器 读/写控制器 1. 存储矩阵 存储矩阵由大量基本存储单元组成，每个存储单元可以存储一位二进制数。这些存储单元按字(Word)和位(Bit)构成存储矩阵。 存贮容量 = 字数?字长(每个字所包含的二进制数码的位数） 64K×8表示具有64K字，字长8位，共512K的存贮容量。 1K=1024(210) , 1M=1024K(220) 一个 8×8的RAM在某时刻存储的二进制数码表 一旦关掉电源，RAM中存放的数据就会全部丢失。 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 1 0 0 0 0 1 0 1 1 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 0 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1