EDA组合逻辑电路实验.docVIP

实验报告 实验一 基本组合逻辑实验 一、实验目的与要求 1、熟悉Quartus II的verilog文本设计流程全过程，学习基本组合逻辑电路的设计、模块化设计、仿真和硬件验证 二、实验设备 STAR系列实验仪一套、PC机一台 三、实验内容 左图是实验仪的发光二极管的原理图 注意：发光二极管低电平点亮 1、编写一个2选1的多路选择器模块； 2、编写程序，实现几个基本的门（与、或、非、与非、或非、异或、同或），并实例应用多路选择器 四、实验原理图 mux2 2选1的多路选择器模块 五、实验步骤 1、编写程序，然后对其编译、综合、仿真，并对仿真波形作出分析说明 2、引脚锁定以及硬件下载测试（可重配置区域E4 使用模式选择按键选择 模式一） 区域 信号名 程序中信号名 FPGA管脚EP1C6/EP1C12 F3区 拨动开关 S16 A 178 S17 B 74 S18 Select 105 F3 区 发光二极管 (8LED) DS5 AndLogic 194 DS6 OrLogic 197 DS7 NotLogic 196 DS8 NandLogic 201 DS9 NorLogic 200 DS10 XnorLogic 203 DS11 xorLogic 202 DS12 muxout 206 设计程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux2 IS PORT(A,B,C:IN BOOLEAN; Y:OUT BOOLEAN); END ENTITY mux2; ARCHITECTURE ART OF mux2 IS BEGIN PROCESS(A,B,C)IS VARIABLE N:BOOLEAN; BEGIN IF A THEN N:=B; ELSE N:=C; END IF; Y=N; END PROCESS; END ARCHITECTURE ART; 七、实验扩展及思考 利用组合逻辑电路，设计1）一位全加器；2）以一位全加器为基本元件，设计一个8位全加器。 一位全加器程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT(ain,bin,cin:IN STD_LOGIC; cout,sum:OUT STD_LOGIC); END ENTITY f_adder; ARCHITECTURE fd1 OF f_ader IS COMPONENT PORT(A,B:IN STD_LOGIC; Y:OUT STD_LOGIC); END COMPONENT; COMPONENT PORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END COMPONENT; SIGNAL net1,net2,net3:STD_LOGIC; BEGIN U1:h_ader PORT MAP (A=ain,B=bin,CO=net2,SO=net1); U2: h_ader PORT MAP (net1,cin,net3,sum); U3: or2a PORT MAP (a=net2,b=net3,c=cout); END ARCHITECTURE fd1; 8位全加器程序如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS PORT(A,B:IN STD_LOGIC; CIN:IN STD_LOGIC; COUT:OUT STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY ADDER8B; ARCHITECTURE BHV OF ADDER8B IS SIGNAL DATA :STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN DATA=(‘0’A)+(‘0’B)+(CIN); COUT=DATA(8); DOUT=DATA(7 DOWNTO 0); END ARCHITECTURE BHV; 八、实验感想 通过实验初步了解了VHDL语言的使用方法和特点，还学会了进行实验仿真，引脚锁定等。对于一个新软件的学习，总是有个熟悉的过程，尽管老师已经在课堂上进行了详细的讲解，在实验