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数字逻辑课程设计报告MaxplusⅡ软件数字钟
PAGE
数字逻辑课程设计实验报告
多
功
能
数
字
钟
目 录
1.实验目的 3
2.预习要求 3
3.实验要求 3
4.设计说明与提示 4
5.仪器与器材 5
6.层次化设计结构 5
1)计时模块 5
2)时间校对模块 7
3)报时模块 10
4)分频模块 13
5)动态显示模块 14
6)顶层图 19
7.设计过程中出现的问题 19
8.设计体会 19
一、实验目的
1、学会应用数字系统方法进行电路设计;
2、进一步提高MaxplusⅡ软件开发应用能力;
3、培养综合实验的能力;
二、预习要求
1、层次化设计方法设计多功能数字钟。
2、画出顶层原理图,及各模块电路或编出模块VHDL语言源文件。
三、实验要求
设计一个多功能数字时钟
1、能进行正常的时、分、秒计时功能,用动态扫描的方式,需用6个数码管。
1)用M6M5进行24进制小时的显示;
2)用M4M3进行60进制分的显示;
3)用M2M1进行60进制秒的显示。
2、利用按键实现“校时”、 “校分”和“秒清0”功能。
1)SA:校时键。按下SA键时,计时器迅速递增,按24小时循环,并且计满23时回到00。
2)SB:校分键。按下SB键时,计时器迅速递增,按60小时循环,并且计满59时回到00,但不向时进位。
3)SC:秒清零。按下SC时,秒清零。
要求按键均不产生数字跳变,因此须对“SA”、“SB”进行消抖处理。
3、整点报时功能。
1)在59分50、52、54、56、58秒按500Hz频率报时。
2)在59分60秒用1KHz的频率作最后一声正点报时。
4、能进行闹时功能。
1)闹时的最小时间间隙为10分钟,闹时长度为1分钟。
2)按下闹时按键sd后,将一个闹时时间数存入计数器内。时钟正常运行时,闹时时间和运行的时间进行比较,当比较结果相同时输出一个启动信号,触发闹时电路工作,输出音频信号。
5、按自顶向下的层次化设计方法设计。
1)顶层图。
2)消抖电路用D触发器构成,SA、SB、SC等为包含抖动的输入信号,而电路的输出则是一个边沿整齐的输出信号。
3)计时(24进制计数器),计分(60进制计数器)、计秒(60进制计数器)模块由VHDL语言完成。
4)其他如分频电路、提供报时控制信号、闹时电路等模块用VHDL语言实现。
6、用MaxplusⅡ软件设计符合以上功能要求的多功能数字钟,并用层次化设计方法设计该电路。
7、报时功能,闹时功能用功能仿真的方法验证,可通过观察有关波形确认电路设计是否正确。
8、完成全部电路设计后,再SE-3实验系统上下载验证设计课题的正确性。
四、设计说明与提示
多功能数字钟框图如下:
五、仪器与器材
1、开发软件MaxplusⅡ
2、微机
3、ISP实验板
六、层次化设计结构
多功能数字钟的模块分为计时模块、时间校对模块、报时模块、分频模块和动态显示模块。
1、计时模块
1)实现功能:计时:24进制计数器;计分、计秒:60进制计数器
一片24进制计数器,两片60进制计数器
2)计时模块示意图:
3)24进制计数器VHDL语言描述:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity counter24_60 is
port(cp:in std_logic;
bin:out std_logic_vector(5 downto 0);
s:in std_logic;
clr:in std_logic;
ec:in std_logic;
cy24:out std_logic);
end counter24_60;
architecture a of counter24_60 is
signal Q:std_logic_vector(4 downto 0);
signal rst,dly:std_logic;
begin
process(cp,rst)
begin
if rst=1 then Q=00000;
elsif cpevent and cp=1 then dly=Q(4);
if ec=1 then Q=Q+1;
end if;
end if;
end process;
cy24=not Q(4) and dly;
rst=1 when Q=24 or clr=1 else 0;
bin=(0Q) when s=1 else 000000;
end architecture;
24进制计
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