FPGA实验-报告.docVIP

G:\009郑州轻工业学院实验报告题目： FPGA实验 课程名称： FPGA实验 姓 名： 田勋 院 （系）：计算机与通信工程学院 专业班级： 通信工程14-01 学 号： 541407040140 指导教师： 耿鑫 成 绩： 时间： 2017 年 3 月 15 目　　录1　实验目的…………………………………………………………………………12　实验内容…………………………………………………………………………13　实验设备…………………………………………………………………………14　实验原理…………………………………………………………………………15　实验步骤…………………………………………………………………………56　实验结果…………………………………………………………………………67　实验心得…………………………………………………………………………8一、实验目的： 1、熟练Verilog语言和quartus开发环境；2、掌握数据选择器原理；3、编写数据选择器代码并调试仿真 3、理解半加器，全加器原理； 4、编写加法器代码并调试仿真； 5、掌握十进制计数器原理； 6、编写十进制可逆计数器代码并调试仿真；二、实验内容： 1、理解数据选择器原理； 2、编写相应代码并调试仿真； 3、理解半加器、全加器原理； 4、编写加法器代码并调试仿真； 5、理解十进制计数器原理； 6、编写十进制可逆计数器Verilog代码并调试仿真；三、实验设备： 带有windows操作系统和quartus软件的pc机一台；四、实验原理： 一、数据选择器 1、数据选择器简介： 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有 2 选 1、4 选 1、8 选 1、16 选 1等类别。数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。 2、真值表： 表 1.4为数据选择器真值表：输入输出Addr2Addr1Addr0Mout0 00In1001In2010In3011In4100In5101In6110In7111In8 3、源代码module datachoose(addr,in1,in2,in3,in4,in5,in6,in7,in8,mout,ncs);input[2:0] addr;input[width-1:0] in1,in2,in3,in4,in5,in6,in7,in8;input ncs;output[width-1:0] mout;parameter width=8;reg[width-1:0] mout;always@(addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8 or ncs)beginif(!ncs)case(addr)3b000:mout=in1;二、半加器与全加器 1、半加器原理： (1)真值表： 加法器电路分为半加器和全加器两种。半加器在运算时不考虑前位的进位；全加器则考虑前位的进位。因此，全加器在电路的实现上也较复杂些。半加器真值表如下：XYSUMC0000011010101101 (2)半加器的逻辑式： X,Y(下面式子中以 A,B 代替)为要进行运算的两个值，Sum（下面式子中以 S 代替）和数，C 为向高位的进位值。 S=+A=A⊕B C=AB 2、全加器原理： (1)真值表： 全加器的真值表:输 入 输 出ABCinSCont0000000110010100110110010101011100111111 3、源码 (1)半加器module add_4(x,y,sum,c);input[3:0] x,y;output[3:0] sum;output c;assign{c,sum}=x+y;endmodule (2)全加器module fulladd(a,b,s,cin,cont);input [3:0]a,b;input cin;output [3:0]s;output cont;assign {cont,s}=a+b+cin;三、十进制加减计数器 1、十进制计数器原理： (1)如果从 0000 开始计数，则直到输入第九个脉冲为止，