EDA工大考试试题.docVIP

1、一个项目的输入输出端口是定义在VHDL程序的哪一部分完成的。 答案：entity 定义区 输入输出端口 在 实体语句结构 实现ENTITY 实体名 IS [GENERIC ( 类属表 ) ] [PORT ( 端口表 ) ]END ENTITY 实体名MAXPLUSII是哪个公司的软件。 答案：美国 altera公司 3、MAXPLUSII支持哪些输入方式。 答案：MAXPLUSII支持Verilog，VHDL，AHDL（Altera提供的语言），原理图等输入方式FPGA和CPLD器件的封装形式，能够判断不属于它们的封装模式。 答案：主要有PLCC、PQFP\ TQEP \RQFP\ VQFP \MQFP\ PGA \BGA\ 6、若想利用原理图输入功能设计一组合逻辑电路芯片，首先需要新建哪种文件 答案：原理图文件，后缀名“bdf”FPGA的英文全称是FPGA是英文的Field－Programmable Gate ArrayEDA设计输入主要包括后缀名“scf”在PC上利用VHDL进行项目设计，必须在根目录为设计建立。在PC上利用VHDL进行项目设计不允许在根目录下进行必须在根目录为设计建立一个工程目录三种语言：VHDL，Verilog，流程：设计输入－仿真－综合－后仿真－布局布线－下载验证VHDL的程序结构archtecture定义区描述电路内部的功能，说明电路执行说明动作或功能。配置configuration定义区决定哪一个archtecture被使用 15、用VHDL语言IF语句来实现选1数据选择器。library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity mux4_1 is port ( a,b,c,d: in std_logic; --4位输入信号，数据类型自己改 s1,s2: in std_logic; --选择信号 y : out std_logic ); --输出信号，数据类型和输入应一致end entity;architecture bhv of mux4_1 issignal s :std_logic_vector(1 downto 0);begins=s1s2;process(s,a,b,c,d) begin if s=00 then y=a; elsif s=01 then y=b; elsif s=10 then y=c; else y=d; end if;end process;end bhv; 16.用VHDL语言来实现3-8译码器。 答案： library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity dec3_8 is port ( din : in std_logic_vector(2 downto 0) ; dout : out std_logic_vector(7 downto 0) ; );end dec3_8 ;architecture RTL of dec3_8 isbegin dout =when ( din = 111 ) else when ( din = 110 ) else when ( din = 101 ) else when ( din = 100 ) else when ( din = 011 ) else when ( din = 010 ) else when ( din = 001 ) else ;end RTL ; 5、掌握FPGA和CPLD器件的封装形式，能够判断不属于它们的封装模式一、FPGA与CPLD的基本概念 1.CPLD CPLD主要是由可编程逻辑宏单元（LMC，Logic Macro Ce