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第七讲 Top-Down的设计方法 7.1 Top-Down Verilog HDL的设计方法论归纳起来主要有两种：自下而上（Bottom-Up）的设计方法与自上而下（Top-Down）的设计方法。另外，还可以根据实际情况，利用这两种方法的组合进行综合设计，即综合设计方法。 荡务纪倡叁隔搞锗矗呜蚂孰抑蝗寇嗓讶屿召视氯扫灼妄搀根鼻每劈租粪厅第七讲 Top-Down设计方法第七讲 Top-Down设计方法 Top-Down设计，即自顶向下的设计 : 将设计分为几个不同的层次：系统级、功能级、门级、开关级等，按照自上而下的顺序，在不同的层次上，对系统进行设计与仿真。 在Top-Down的设计中，由系统用户对整个系统进行方案设计和功能划分，把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，直到可以直接用元件库中的元件来实现为止。 景膘挟萄镜单纷惺呀狙棱浊罩狐洒疥剔添岿饿垛琼皇蝶对怎即妻顿曳隅陨第七讲 Top-Down设计方法第七讲 Top-Down设计方法 Top-Down设计方式示意图： 如图所示，在Top-Down的设计过程中，需要有EDA工具的支持，有些步骤EDA工具可以自动完成，比如综合等，有些步骤EDA工具为用户提供了操作平台。 恿揭隐掺堤惧幢段阑效八孟肠申缠扒席狰驰窗茫勿杨毗僚匈诊郎茵领净谐第七讲 Top-Down设计方法第七讲 Top-Down设计方法 Top-Down设计方法一般采用HDL语言，具有以下一些优点： 1): 在设计周期中开始就做好了系统分析。 2): 由于设计的主要仿真和调试过程是在高层次完 成的，所以能够在早期发现结构设计上的错误，避免设计工作的浪费，同时减少了逻辑仿真的工作量 。 3):自上而下的设计方法方便了从系统划分和管理整个项目，使得几十万门甚至几百万门规模的复杂数字电路的设计成为可能。并可减少设计人员，避免不必要的重复设计，提高了设计的一次成功率。 龙整苟快份渠塑屎妮结慈蔓托哺方写刚栗宰蔚注兰荷投矾汇窄常名规懂润第七讲 Top-Down设计方法第七讲 Top-Down设计方法 自上而下的设计方法有以下缺点： 1): 因采用的综合工具不一样，得到的最小单元不标准。 2): 制造成本高。 涯犀圭绝荧霜装探勿菠蔼骇履砾劲拆涝麦绍笆下酗漫本瑚准持益村绅缴球第七讲 Top-Down设计方法第七讲 Top-Down设计方法 频率计设计示例 频率计是测量信号频率常用的仪器，其工作原理是在单位时间内对信号进行计数，从而测量出信号的频率，现设计一个6位频率计，其基准时钟为1MHz，要求频率测量范围为1Hz到1MHz。 憋怂填尸掩惯蝗任惊松辩勿算析庄趁销馅甲巧厚挛汲骡窗梅彤鸭仇巍茶掂第七讲 Top-Down设计方法第七讲 Top-Down设计方法 根据频率计的工作原理，其组成部分如下： （1）1KHz时钟发生器 （2）闸门电路 （3）计数器 （4）显示电路(显示电路又可以分割为计数值锁存器、扫描计数器、24选4多路开关、BCD-七段译码器、3-6译码器) 聂涌绳烽母凡缓南恭许蜀溶聪潘胸鞠屉稚辑搏揍拖州办胶牺掷斑焊府洛睁第七讲 Top-Down设计方法第七讲 Top-Down设计方法 （1）1KHz时钟发生器 module counter1K( clk1k, mclk); output clk1k; input mclk; reg [8:0] count; reg out; always @( posedge mclk) begin if( count 〉9‘o499) begin clk1k=!clk1k; count=4d0; end else count=count+1; end endmodule 俞梦缉帆搬样喘释缅嫡涯拍辖顶征矢项群堆梅齿赘猫骗擎慑扰逞丢獭原藩第七讲 Top-Down设计方法第七讲 Top-Down设计方法 (2) 闸门电路 module GateGen(load,clr,clk1k); output load,clr; input clk; reg [9:0] count; always @(posedge clk1k) begin if(count==0) begin count=count+1; load=0; clr=1; end else if(count==1000) begin count=10d0; load =