集成电路分析与设计实验ALAB实验报告文档.docVIP

集成电路分析与设计实验A 班级 姓名 学号 实验时间 2013.11.28 实验成绩 教师签名 实验名称 实验七、七位二进制序列检测电路设计 实验设备 (1)计算机 (2)Modelsim SE 6.5 实验目的 1.掌握利用有限状态机实现一般时序逻辑分析的方法 2.掌握用Verilog编写状态机模块的测试文件的一般方法 实验内容 1.有限状态机实现6位二进制序列码“10010”检测电路设计及验证(实验演示) 2.设计与自己学号+名单序号有关的7位二进制码检测电路 实 验 报 告 要 求 1.确定需要检查的二进制码后，画出状态转换电路 2.用有限状态机实现序列检测电路设计 3.写出测试激励，分析设计的序列检测电路的功能是否正确 实 验 记 录： 1.序列检测电路的仿真结果输出和波形显示 1.七位二进制序列检测电路的状态转换图 名单序号 学号 需要检测的二位十进制码为 七位二进制码为 ，序列检测电路的状态转换图如下所示： 2.实现七位二进制序列检测电路的Verilog HDL源代码 实现七位二进制序列检测电路的Verilog HDL源代码 文件名： module SN_DETECT(mark,data,clk,reset); input data,clk,reset; output mark; reg[2:0]state; wire mark; parameter IDLE = 3d0, A = 3d1, B = 3d2, C = 3d3, D = 3d4, E = 3d5, F = 3d6, G = 3d7; assign mark=(state==Fdata==1)?1:0; always@(posedge clk or negedge reset) if(!reset) begin state=IDLE; end else casex(state) IDLE: if(data==0) state=A; else state=IDLE; A: if(data==0) state=B; else state=IDLE; B: if(data==1) state=C; else state=B; C: if(data==0) state=D; else state=IDLE; D: if(data==0) state=E; else state=IDLE; E: if(data==0) state=F; else state=C; F: if(data==1) state=G; else state=C; G: if(data==1) state=A; else state=IDLE; default: state=IDLE; endcase endmodule 3. 实现七位二进制序列检测电路的Verilog HDL测试激励，要求全面测试电路正常和异常输入情况。 实现七位二进制序列检测电路的Verilog HDL测试激励代码 文件名： `timescale 10ns/10ns module SN_DETECT_testbench; reg clk,reset; reg[23:0]data_in; wire data,mark; assign data=data_in[23]; initial begin clk=0; reset=1; #10 reset=0; #10 reset=1; data_in=20b1100_1001_0000_1001_0100; #2000 $stop; end always #10 clk=~clk; always @(posedge clk) data_in={data_in[22:0],data_in[23]}; initial $monitor ($time,DATA=%b MARK=%b,data,mark); SN_DETECT m(mark,data,clk,reset); endmodule 4.仿真结果及波形显示 集成电路分析与设计实验A—Lab7 Verilog HDL实现7位二进制序列检测电路设计