第二章 集成电路物理基础.ppt

0.35μm CMOS工艺版图各层图形之间的最小间隔 3. 最小交叠(minOverlap) 交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap) b)一几何图形外边界到另一图形的内边界长度(extension) 图7.3 交叠的定义 0.35μm CMOS工艺版图各层图形之间最小交叠 4. 版图设计注意事项 用Cadence画版图之前，一定要先构思，仔细想一想，每个管子打算怎样安排，管子之间怎样连接，最后的电源线、地线怎样走。对于差分形式的电路结构，最好在版图设计时也讲究对称，这样有利于提高电路性能。为了讲究对称，需要把一个管子分成两个，比如为差分对管提供电流的管子就可以拆成两个、四个甚至更多。差分形式对称的电路结构，一般地线铺在中间，电源线走上下两边，中间是大片的元件。 当采用的工艺有多晶硅和多层金属时，布线的灵活性很大。一般信号线用第一层金属，信号线交叉的地方用第二层金属，整个电路与外部焊盘的接口用第三层金属。但也不绝对，比如说某一条金属线要设计允许通过的电流很大，用一条金属线明显很宽，就可以用两条甚至三条金属线铺成两层甚至三层，电流在每一层金属线上流过去的量就小了二分之一。层与层是通过连接孔连接的，在可能的情况下适当增加接触孔数，确保连接的可靠性。 版图设计注意事项 输入和输出最好分别布置在芯片两端，例如让信号从左边输入，右边输出，这样可以减少输出到输入的电磁干扰。对于小信号高增益放大器，这一点特别重要，设计不当会引起不希望的反馈，造成电路自激。 金属连线的宽度是版图设计必须考虑的问题。铝金属线电流密度最大为0.8mA/mm2，Metal1、Metal2厚0.7mm,电流密度按0.56mA/mm2设计，Metal3厚1.1mm,按0.8mA/mm2设计。当金属中流过的电流过大时，在金属较细的部位会引起“电徙”效应（金属原子沿电流方向迁徙），使金属变窄直到截断。因此，流过大电流的金属连线应该根据需要设定宽度。 应确保电路中各处电位相同。芯片内部的电源线和地线应全部连通，对于衬底应该保证良好的接地。 版图设计注意事项 对高频信号，尽量减少寄生电容的干扰，对直流信号，尽量利用寄生电容来旁路掉直流信号中的交流成分从而稳定直流。第一层金属和第二层金属之间，第二层金属和第三层金属之间均会形成电容。 对于电路中较长的走线，要考虑到电阻效应。金属、多晶硅分别有各自不同的方块电阻值，实际矩形结构的电阻值只跟矩形的长宽比有关。金属或多晶硅连线越长，电阻值就越大。为防止寄生大电阻对电路性能的影响，电路中尽量不走长线。 可能整个电路的有效面积仅仅占整个芯片面积的很小一部分，对于芯片中的空闲面积，可尽量设计成电容，利用这些电容来旁路外界电源和地对电路性能的影响。 按理说，根据上节给出的设计规则及注意事项，可以设计版图了。事实上，仅根据这些规则就来设计版图，还是难以入手的，因为电路所涉及的每一种元件都是由一套掩模决定的几何形状和一系列物理、化学和机械处理过程的一个有机组合。这些有机组合是工艺线开发的结果。对版图设计者来讲，工艺能够制造的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家得到。必要时，设计者需要自己建立相应的元件库。 绘制版图 1、画出有源区 2、画栅 3、画整个pmos 4、衬底连接 5、布线 6、画nmos的版图 几种关键元件1. NMOS和PMOS 分别给出NMOS和PMOS俯视图。 图 NMOS 图中多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区(Active)共同形成N型有源区，P+扩散和有源区共同形成P型有源区。有源区分别在栅极两侧构成源区(S)和漏区(D)。源区和漏区又分别通过接触孔(Contact)与第一层金属(Metal1)连接构成源极和漏极。 PMOS俯视图 1. NMOS和PMOS MOS管的可变参数为： 栅长(gate_length)、栅宽(gate_width)和栅指数(gates)。 栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小值为2lambda=0.4μm。 栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3 lambda=0.6μm。 栅指数(gates)指栅极的个数。 2. 电阻(Resistor) 设计者在Cadence环境下CMOS工艺可用的电阻有多晶硅电阻、有源层电阻和阱区电阻。 三种电阻的计算公式均为： 其中，Rsh为方块电阻值，l 和